JPS5925419A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
- Publication number
- JPS5925419A JPS5925419A JP57133721A JP13372182A JPS5925419A JP S5925419 A JPS5925419 A JP S5925419A JP 57133721 A JP57133721 A JP 57133721A JP 13372182 A JP13372182 A JP 13372182A JP S5925419 A JPS5925419 A JP S5925419A
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- JP
- Japan
- Prior art keywords
- circuits
- output
- circuit
- signal
- bus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、０ＭＯ８集積回路装置に関する。
本願発明者は、この発明に先立って、０Ｍ０６（相補型
金属絶縁′吻半導体）で楢成芒ノｔ７′ｊ論理集積回路
装置において、３状態（トライステート）出力回路ケ用
いて、複数種類のデータケバス（Ｂｕｓ）２弁して授受
すること？考えた。
金属絶縁′吻半導体）で楢成芒ノｔ７′ｊ論理集積回路
装置において、３状態（トライステート）出力回路ケ用
いて、複数種類のデータケバス（Ｂｕｓ）２弁して授受
すること？考えた。
しかし、この場合、いす！ｔの３状態出力回路も非選択
と芒れ、−ｔ゛の出力かハイインピーダンスの）■６、
バスの電位が中間電位になることがあるため、このバス
に接続さ７’したインバータ等に大きな貫通電流が流れ
て消費電流を増大させてしまう。
と芒れ、−ｔ゛の出力かハイインピーダンスの）■６、
バスの電位が中間電位になることがあるため、このバス
に接続さ７’したインバータ等に大きな貫通電流が流れ
て消費電流を増大させてしまう。
この発明の目的をよ、比較的簡阜な回路構成により、上
記貫通電流の発生全防止したＣＭＯＳ集積回路装置ヶ提
供することにある。
記貫通電流の発生全防止したＣＭＯＳ集積回路装置ヶ提
供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明ケ実施例とともに詳細１に説明する。
第１図には、この発明の一実施例の回路図が示さノ１て
いる。
いる。
この実施例において、図示の回路は、１時に制限されな
いが、公知の０ＭＯ８集積回路装置の製造技術によって
形成された論理集積回路に内蔵式ｔするものである。
いが、公知の０ＭＯ８集積回路装置の製造技術によって
形成された論理集積回路に内蔵式ｔするものである。
回路記号ＴＢＩないしＴＢ５で示されているの幻１．５
種類のデータＤＩないしＤａ ｋ受けて信号１３ＵＳに
選択的に伝える３状態出力回路である。
種類のデータＤＩないしＤａ ｋ受けて信号１３ＵＳに
選択的に伝える３状態出力回路である。
ｃｙｔらの３状態出力回路のうち、ＴＢ、がその代表と
して示さｊしている。ＯＩの回路は、一方の人力に伝達
子べきデータＤ＋ ’ｃ受け、他方の入力に選択情号全
受りるＮＡＮＤゲートＧ、、ＮＯＲゲートＧ２と、上記
Ｎ Ａ、 Ｎ ＤゲートＧ、 に反転し／ξ選択信号ケ
伝えるインバータエｖ１ と、上記ＮＡＮＤ７−トＧ
、の出力信号ケ受けるｐチャンネルＭＯ８ＦＩ！ｉＴ（
絶縁ゲート型ｍ界効果トランジスタ）ｑ、１及び上記Ｎ
ＯＲゲートＧ！の出カイｇ号ヶ受けるＤチャンネルＭＯ
８ＦＥＴｑ、とで構成式ｔ１でいる。
して示さｊしている。ＯＩの回路は、一方の人力に伝達
子べきデータＤ＋ ’ｃ受け、他方の入力に選択情号全
受りるＮＡＮＤゲートＧ、、ＮＯＲゲートＧ２と、上記
Ｎ Ａ、 Ｎ ＤゲートＧ、 に反転し／ξ選択信号ケ
伝えるインバータエｖ１ と、上記ＮＡＮＤ７−トＧ
、の出力信号ケ受けるｐチャンネルＭＯ８ＦＩ！ｉＴ（
絶縁ゲート型ｍ界効果トランジスタ）ｑ、１及び上記Ｎ
ＯＲゲートＧ！の出カイｇ号ヶ受けるＤチャンネルＭＯ
８ＦＥＴｑ、とで構成式ｔ１でいる。
回路記号工ＮＶで示さノ］、ているのは、信号ＢＵＳか
らの信号金受けて図示しない適当な論理回路に伝えるイ
ンバータ回路である。
らの信号金受けて図示しない適当な論理回路に伝えるイ
ンバータ回路である。
ブランクボックスＤ（ＩＲで示されているのは、上記い
ずｙｔかの３状態出力回路ＴＢ、ないしＴＢ＠の選択イ
イ号伊形賊するデコーダである。例えｔ」：、３ビツト
の入力選択イぎ号Ａｏ ないしＡｘ′＋ｃ受け３状が引
１１力回路ＴＢ、ないしＴＢ８に４１＜−的に選択する
！ｉ通りの上記選択信号Ｂ Ｎ １ないしルＮ５忙形成
する。
ずｙｔかの３状態出力回路ＴＢ、ないしＴＢ＠の選択イ
イ号伊形賊するデコーダである。例えｔ」：、３ビツト
の入力選択イぎ号Ａｏ ないしＡｘ′＋ｃ受け３状が引
１１力回路ＴＢ、ないしＴＢ８に４１＜−的に選択する
！ｉ通りの上記選択信号Ｂ Ｎ １ないしルＮ５忙形成
する。
以−１二の各回路は、夕ツ「望のデータ処理機能γ持つ
論理集積回路の一部として構成される。
論理集積回路の一部として構成される。
この実施例においては、上記３状態出力回路ＴＢ、ない
しＴＢ、かいずれも非選択と芒れ、その出力がハイイン
ピーダンスのとき、信号ＢＵＥＩが中間レベルになるの
全防止するため、次の回路が設けら）１ている。
しＴＢ、かいずれも非選択と芒れ、その出力がハイイン
ピーダンスのとき、信号ＢＵＥＩが中間レベルになるの
全防止するため、次の回路が設けら）１ている。
ＭＯ日Ｆ Ｗ Ｔ ＱｓとＭＱＢＦＨＴＱ、及びＭＯ８
ＦＭＩＴＱ、とＭＯ日ＦＦ！ＴＱＩ！で構成された２つ
の０Ｍ０Ｓインバータの入出力端子が互いに父差結線さ
れてフリップフロップＦＦが形成される。
ＦＭＩＴＱ、とＭＯ日ＦＦ！ＴＱＩ！で構成された２つ
の０Ｍ０Ｓインバータの入出力端子が互いに父差結線さ
れてフリップフロップＦＦが形成される。
このフリップフロップＦＦの一方の入出力端子は、信号
ＢＵＳＫ接続される。このフリップフロップＦＦは、信
号ＢＵ日がハイレベルの状態でノ１イインピーダンスに
されたとき、信号ＢＵＳに接続さｔまたＭＯ日ＦＥＴの
ソース、ドレインでの寄生ダイオードによるリーク電流
によって中間レベルに低下すること紮防止する。したが
って、七の出力端子が信号ＢＵＲに接続され、ＭＯＥＩ
ＰＰＴＱ３とＭＯ日Ｆ几ＴＱ４でＷｑ成場才ｔた０Ｍ０
Ｓインバータ１よ、」二記す−ク電流金補うだけのＷＬ
流供給吐力しか持っていない。この理由は、３状態出力
回路ＴＢ、ないしＴ’Ｂ！ｌが選択妊ｔ１．て信号Ｂ［
ＪＳのレベル金ハイレベルからロウレベルに、父ハロウ
レベルからハイレベルに変化させるとき、−ｈ記フリッ
プフロップＦＦがその芒またげ忙ならないようにするた
めである。
ＢＵＳＫ接続される。このフリップフロップＦＦは、信
号ＢＵ日がハイレベルの状態でノ１イインピーダンスに
されたとき、信号ＢＵＳに接続さｔまたＭＯ日ＦＥＴの
ソース、ドレインでの寄生ダイオードによるリーク電流
によって中間レベルに低下すること紮防止する。したが
って、七の出力端子が信号ＢＵＲに接続され、ＭＯＥＩ
ＰＰＴＱ３とＭＯ日Ｆ几ＴＱ４でＷｑ成場才ｔた０Ｍ０
Ｓインバータ１よ、」二記す−ク電流金補うだけのＷＬ
流供給吐力しか持っていない。この理由は、３状態出力
回路ＴＢ、ないしＴ’Ｂ！ｌが選択妊ｔ１．て信号Ｂ［
ＪＳのレベル金ハイレベルからロウレベルに、父ハロウ
レベルからハイレベルに変化させるとき、−ｈ記フリッ
プフロップＦＦがその芒またげ忙ならないようにするた
めである。
したがって、十〇ＱスリップフロップＦＦの信号バスＢ
ＵＥＩに対する出方インピーダンスは、３状態出力回路
ＴＢ、ないしＴＢ８に比べて十分大きく設定されている
。
ＵＥＩに対する出方インピーダンスは、３状態出力回路
ＴＢ、ないしＴＢ８に比べて十分大きく設定されている
。
この実施例においては、フリップフロップＦＦから、信
号ＢＩＪ８のレベルに従って微小電流、Δ［′ｆｒ：ｆ
ｉしでいるので、信号ＢＵＩｇが長期間フローティング
状態にはれても、そのリーク電流分ヶ常に補うことがで
きるので、信号ＢＵ日のレベル全ハイ又はロウレベルに
保持させることができる。これにより、イ［号ＢＵＳに
接続はれるインバータ等で大きな貝通篭流が生じること
なく、ＯＭＯ日集撰集積回路消費亀カ性會維持すること
ができる。
号ＢＩＪ８のレベルに従って微小電流、Δ［′ｆｒ：ｆ
ｉしでいるので、信号ＢＵＩｇが長期間フローティング
状態にはれても、そのリーク電流分ヶ常に補うことがで
きるので、信号ＢＵ日のレベル全ハイ又はロウレベルに
保持させることができる。これにより、イ［号ＢＵＳに
接続はれるインバータ等で大きな貝通篭流が生じること
なく、ＯＭＯ日集撰集積回路消費亀カ性會維持すること
ができる。
なお、上記信号ＢＵＥＪにグルアンダ（又はグルダウン
）抵抗全般けることも考えられるが、信号ＢＵＳのロウ
レベル（又はハイレベル）時に抵抗７通（−で直流班流
が流ｙすることの他、信号ＢＵＳがロウレベル（又ハハ
イレベ／Ｌ７）で７０−ティング状態とされたとき、上
記抵抗によってハイレベル（又はロウレベル）に移行す
るのに比較的長時間音饗し、上記インバータで大きな貝
通覧流がこの間流れつづりてし−まうものとなる。
）抵抗全般けることも考えられるが、信号ＢＵＳのロウ
レベル（又はハイレベル）時に抵抗７通（−で直流班流
が流ｙすることの他、信号ＢＵＳがロウレベル（又ハハ
イレベ／Ｌ７）で７０−ティング状態とされたとき、上
記抵抗によってハイレベル（又はロウレベル）に移行す
るのに比較的長時間音饗し、上記インバータで大きな貝
通覧流がこの間流れつづりてし−まうものとなる。
また、３状態出力回路ＴＢ、な−Ｌ Ｔ Ｂ、かいずれ
も非選択状態であること？その選択信号ｉｉないしＪＤ
、Ｎｇ［よって調べて、そのとき４Ｎ号ＢＵＳの電位奮
ハイレベル又ｔよロウレベルに固定させることも考えら
れるが、こｇ）場合には多数の論理ゲートが必要となる
とともに、七の論理段ｓ１が複維になってしまう。
も非選択状態であること？その選択信号ｉｉないしＪＤ
、Ｎｇ［よって調べて、そのとき４Ｎ号ＢＵＳの電位奮
ハイレベル又ｔよロウレベルに固定させることも考えら
れるが、こｇ）場合には多数の論理ゲートが必要となる
とともに、七の論理段ｓ１が複維になってしまう。
この実施例でｔま、１つの信号パスに対して上記フリッ
プフロップＦＦ（５１個だけ設けるものであるので、回
路！／り成が簡単であるとともｔｒ、上述のように極め
て低消費環力である。
プフロップＦＦ（５１個だけ設けるものであるので、回
路！／り成が簡単であるとともｔｒ、上述のように極め
て低消費環力である。
この発明は前記実施例に限定さｔＬ々い。
３状態出力回路ＴＢは、第２図に示すように、直列形態
のｐヂャンネルＭＯ８ＦＦ！ＴＱ７ 、Ｑｓ及びｎチ
ャンネ、ＩＩ／Ｍ ＯＳ Ｆ凡Ｔ’Ｑ、ｇ ＋ Ｑ １
０と、インバータエｖ２とで構成するものであってもよ
い。
のｐヂャンネルＭＯ８ＦＦ！ＴＱ７ 、Ｑｓ及びｎチ
ャンネ、ＩＩ／Ｍ ＯＳ Ｆ凡Ｔ’Ｑ、ｇ ＋ Ｑ １
０と、インバータエｖ２とで構成するものであってもよ
い。
このように、３状態出力回路は、種りの実施形ｒＩＩ４
ｉｒ採ることかできるものである。
ｉｒ採ることかできるものである。
また、信号ＢＵ８は、ｏＭｏｓ集積回路の外部に構成さ
れるものであってもよい。
れるものであってもよい。
この発明は、ＯＭ、 ＯＦ＋集積回路装置に広く利用す
ることができる。
ることができる。
第１図は、この発明の一実施例ゲ示す回路図、第２図は
、他の一実施例紮示す回路図である。 代理人 弁理士 薄 １）利 幸 第 １ 図 第 ２ 図
、他の一実施例紮示す回路図である。 代理人 弁理士 薄 １）利 幸 第 １ 図 第 ２ 図
Claims (1)
- 複政の３状態出力回路の出力端子とＯＭＯＳインバータ
の入力端子とが共通に接続きれる信号バスと、その出力
インピーダンスが上記３状紡出力回路の出力インピーダ
ンスに比べて大きく設定さノｔ１その入出力端子が上記
信号バスに接続はれたフリップフロップ回路と金含むこ
と全特徴とするＯＭＯ日集槓回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133721A JPS5925419A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133721A JPS5925419A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925419A true JPS5925419A (ja) | 1984-02-09 |
Family
ID=15111351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133721A Pending JPS5925419A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925419A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| US4766334A (en) * | 1986-03-07 | 1988-08-23 | The Singer Company | Level clamp for Tri-state CMOS bus structure |
| JPS6489617A (en) * | 1987-09-29 | 1989-04-04 | Mitsubishi Electric Corp | Semiconductor device |
| US4939392A (en) * | 1988-08-11 | 1990-07-03 | Waferscale Integration, Inc. | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead |
-
1982
- 1982-08-02 JP JP57133721A patent/JPS5925419A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766334A (en) * | 1986-03-07 | 1988-08-23 | The Singer Company | Level clamp for Tri-state CMOS bus structure |
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| JPS6489617A (en) * | 1987-09-29 | 1989-04-04 | Mitsubishi Electric Corp | Semiconductor device |
| US4939392A (en) * | 1988-08-11 | 1990-07-03 | Waferscale Integration, Inc. | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead |
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