JPS62298086A - 集積電子メモリ回路および電子メモリアクセスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 発明の背景 １、発明の分野 この発明は電子メモリ回路に関するものでありかつ特に
メモリ配列に入力データ信号を与えるための手段を含む
集積電子メモリ回路および集積電子メモリ回路からのデ
ータを検索するための電子メモリアクセスシステムに関
するものである。

２、関連技術の説明 メモリ場所の配列で２進データを記憶するための電子メ
モリ配列を含む電子メモリ回路はこの技術分野で公知で
ある。典型的には、メモリ配列はメモリ配列がアドレス
されたメモリ場所で配列にストアされた２進データに対
応する出力データ信号を発生することを引き起こすアド
レス信号を受取る。しばしば、ラッチまたはレジスタは
メモリ配列へのアドレス信号の供給をタイミング動作す
るために電子メモリ配列に結合される。同様に、ラッチ
またはレジスタはしばしばメモリ配列から出力データ信
号を受取るためにかつ回路出力信号として、外部環境へ
のそれらの供給をタイミング動作するためにメモリ配列
に結合される。

過去には、シーケンシャルな電子論理システムはしばし
ばシステムにおけるハードウェア関連の故障を検出しか
つビンポイントするための診断回路を含んでいた。大ま
かに言うと、典型的な初期の診断回路はシステムへのデ
ータ入力を初期化するための手段およびシステムにより
与えられるデータをサンプリングするための手段を含ん
でいた。

たとえば、１つの先行システムでは、診断のためにシス
テムを初期化するためにシーケンシャルなシステムへ入
力するべき制御データを受取る診断レジスタが設けられ
た。診断レジスタはシーケンシャルなシステムの普通の
フィードバック経路を破壊しかつ制御信号がシステムに
与えられて得てかつ結果として生じる出力信号がサンプ
リングされ得る論理経路を確立した。この初期の型式の
診断レジスタは１９８４年１０月９日にミラー（Ｍｉｌ
ｌｅｒ）等に与えられた米国特許番号第４゜４７６．５
６０号に記載されている。

先行技術の電子メモリシステムはしばしばストアされた
２進データがメモリから検索され得るスピードを増加す
るためにパイプライン動作技術を用いていた。パイプラ
イン技術はしばしば適切なタイミング信号を供給すると
電子メモリシステムにより連続するタスクの同時動作を
含んだ。たとえば、メモリ回路が１組の現在の２進アド
レス信号に応答してメモリ配列にストアされた２進デー
タを検索している間、入力ラッチまたはレジスタはメモ
リ回路への供給のために１組の将来のアドレス信号を受
取り得て、かつ出力ラッチまたはレジスタは１組の先の
アドレス信号に対応するシステム出力信号を与え得た。

これら初期の電子メモリ回路および電子メモリシステム
は一般に容認できる一方、それらの使用に関し欠点があ
る。たとえば、電子メモリ回路がメモリ配列にデータを
書込みかつ配列からデータを読出し得る速度が増加する
ために、しばしば電子メモリ回路に入力データ信号を与
えることにおいて困難が存在した。特に、しばしばメモ
リ配列が配列へ入力データを書込むことを可能にする、
書込み可能化信号として公知の一般型式の非常に短い制
御信号を与える問題が存在した。

１つの実ｐＨとなる公知の型式の書込み可能化信号は２
つの状態、ＬＯＷまたはＨＩＧＨのいずれかを取り得る
。たとえば、メモリ配列にＬＯＷ書込み可能化信号を与
える間、入力データ配列に書込まれ得るが、出力データ
はそれから読出されｉＩ′Ｓない。逆に、ＨＩＧＨ＠込
み可能化信号を与える間、出力データはメモリから読出
される得るが、入力データはそれへ書込まれ得ない。

速度を増すメモリ配列の出現はそのような配列へ入力デ
ータを書込むために必要とされる時間の減少へと導き、
かつその結果、実例となる型式の上記の可能化信号に関
して、それと対応して短いＬＯＷ書込み可能化信号は高
速度で配列へ入力データを書込むことを必要とされる。

ＬＯＷ書込み可能化信号の時間期間が配列へデータを書
込むのに必要とされるよりも長いとき、配列からのデー
タの読出しは先に説明されたように、出力データが典型
的にＬＯＷ書込み可能化信号を与える間配列から読出さ
れ得ないので、不必要に低速にされても構わない。さら
に、いくつかのメモリ配列では、配列へ入力データを書
込むのに必要とされる時間はわずか数ナノ秒でよい。し
かしながら、不運にも時間期間わずか数ナノ秒であるＬ
ＯＷ＠込み可能化信号の供給はそのような配列のユーザ
にとって困難な仕事となり得る。

さらに、先に検討された一般型式の電子メモリ回路はデ
ィスクリートな構成要素を用いる回路の実現に関して非
能率を彼る。一般に、そのような回路はディスクリート
な入力ラッチまたはレジスタ、メモリ配列およびディス
クリートな出力ラッチまたはレジスタを用いて実現され
た。（ドーの集積回路へのこれらの構成要素の統合を損
なう要因は成る適用においてはラッチが所望されかつ別
なものにおいてはレジスタが所望されるという事実であ
った。たとえば、ＥＣＬ２！板のシステムにおいては、
ＥＣＬシステムにおいてはラッチが普通レジスタの伝播
遅延に約２分の１を経験するので、ラッチはしばしば、
アドレス信号を与えるためのかつ出力データ信号を受取
るための好ましい手段であった。それにもかかわらず、
ＥＣＬシステムにおいてすら、置数された信号はしばし
ば所望された。

しかしながら、不運にもラッチおよびレジスタはしばし
ば容易には交換不能である。たとえば、ラッチ出力は典
型的にはラッチが可能化されるときラッチ入力の後に続
き、すなわち、ラッチは透明であるように見える。しか
しながら、レジスタ出力信号は通常はクロックパルスの
端縁でのみ状態を変化する。このように、通常ユーザは
出力信号が入力信号の後に続くことが所望されたときラ
ッチ回路を用い、かつユーザは出力信号がクロックパル
スの端縁でのみ状態を変えることを所望されたときレジ
スタ回路を用いたであろう。

このように、入力データ信号が比較的短時間のうちにメ
モリ配列へ容易に書込まれ得てかつ代わりとしてラッチ
のようにまたはレジスタのように作動し得る要素を含む
集積電子メモリ回路に対する必要が存在する。この発明
はこれらの必要に適う。

発明の要約 この発明は新規な集積電子メモリ回路を含む。

この回路はメモリ場所の配列に２進データをストアする
ためのメモリ配列を含む。データ信号提供回路はそれぞ
れのメモリ場所で２進データとして配列により記憶する
ようにメモリ配列に入力データ信号を与える。さらに、
書込み信号ジェネレータは書込み信号を発生し、配列が
データ信号提供回路から入力データ信号を受入れかつそ
れぞれの入力データ信号に対応してメモリ配列で２進デ
ータをストアするようにする。

この発明の他の面は新規な電子メモリアクセスシステム
を含む。このシステムは第１および第２のタイミング信
号を与えるタイミング信号制御回路を含む。このシステ
ムはまた集積回路を含む。

集積回路は、メモリ場所の配列で２進データをストアす
るためのかつ対応するそれぞれのメモリ場所でストアさ
れた２進データに対応してそれぞれの出力データ信号を
与えるためのメモリ配列と、メモリ回路から出力データ
信号を受取るためのかつ第１のタイミング信号に応答し
てシステム出力信号を与えるための出力ラッチ回路とを
含む。このシステムはまたアドレス情報を受取るための
かつメモリ場所、すなわちタイミング信号制御回路によ
り与えられるタイミング信号にまた応答する入力ラッチ
に後でアドレス情報を与えるめの入力ラッチ回路をを利
に含んでも構わない。第２のタイミング信号に応答する
シーケンサ回路が含まれかつメモリ回路にメモリ配列で
アドレスされるようにメモリ場所のシーケンスに対応す
るそれぞれのアドレス信号のシーケンスを与える。

このように、この発明の集積電子メモリ回路は、内部で
書込み可能化信号を発生しメモリ配列が配列に入力デー
タを書込むことを引き起こす書込み信号ジェネレータ回
路を含む。書込み信号ジェネレータ回路の提供は高速度
メモリにとっては困難な仕事となり得る外部書込み可能
化信号の発生という仕事を引き受けることからユーザを
実質的に解放する。

この発明の電子メモリシステムはどちらかのラッチがあ
たかもそれがレジスタであるかのように機能するように
され得る多目的システムである。

さらに、２つのラッチは単一のレジスタとして働くよう
に組合わされ得る。このように、このシステムはラッチ
ベースのシステムとレジスタベースのシステム双方に適
用可能である。さらに、このシステムは単一レベルおよ
び二重レベル双方のパイプライン動作技術を使用し得る
。

この発明のこれらおよび他の特徴および利点は添付の図
面に例示されるようにそこの例示の実施例の下記の説明
から一層明らかとなるであろう。

この発明の目的および利点は添付の図面とともに次の詳
細な説明から当業者には明らかとなるであろう。

好ましい実施例の詳細な説明 この発明は新規な集積電子メモリ回路および新規な電子
メモリシステムを含む。次の説明は発明を実施するため
に発明者により目下熟考されている最良のモードを例示
するために与えられる。この説明はいずれの当業者もこ
の発明を作りかつ使用するのを可能にし、かつ特定の適
用およびそれらの必要という状況で提供される。好まし
い実施例に対する種々の修正は当業者には容易に明らか
となり、かつここに規定される一般的な原理はこの発明
の精神および範囲から逸脱することなしに別な実施例お
よび適用に応用されても構わない。

このように、この発明は示された実施例に制限されるこ
とを意図されていないが、ここに開示された原理および
特徴と一致する最も広い範囲に従っているべきである。

集積電子メモリ回路 第１図を参照すると、この発明の第１の集積電子メモリ
回路２０を含む第１の実施例の例示の概略図が示されて
いる。第１の電子メモリ回路２０はランダムアクセスメ
モリ配列２２を含む。配列２２は文字Ａにより集合的に
示される１０個のアドレス端子、文字Ｑにより集合的に
示される４個の出力端子、文字りにより集合的に示され
る４個の入力端子および文字ＷＥにより示される１個の
端子を含む。第１のラッチ回路２４はＡ　１　ｏ−ｓと
示されるアドレス入力ラインによりランダムアクセスメ
モリ配列２２のそれぞれのアドレス端子、Ａと結合され
る。マルチプレクサ回路２ＢはＱＯ−Ｊと表示されたそ
れぞれのラインによりランダムアクセスメモリ配列２２
のデータ出力端子、Ｑに結合される。マルチプレクサ回
路２６は順にＭ　Ｏ−３と表示されたそれぞれのライン
により第２のラッチ回路２８に結合される。第２のラッ
チ２８はＣ０−５と示されたそれぞれのラインにより出
カバソファ回路３０に結合される。出力バッファ回路３
０はＤＱｏ−３と表示されたノードに４個のそれぞれの
出力ラインを提供する。各それぞれの出力ラインは診断
レジスタ３２に提供されるそれぞれの入力ライン１０−
ａに結合される。診断レジスタ３２は２組のそれぞれの
分岐ラインにそれぞれの入力データ（へ号を与える。第
１の分岐ラインＤ　１０−３はそこに１組の入力データ
信号を与えるためにマルチプレクサ回路２６と結合され
、かつ第２の分岐ラインＤ２０−ａはランダムアクセス
メモリ配列２２のそれぞれのＤ入力端子に結合される。

書込み信号ジェネレータ回路３４はライン３６により配
列２２のＷＥ端子に結合される。ＮＡＮＤゲート３８の
出力端子は書込み信号ジェネレータ回路３４と結合され
る。

第１の集積電子メモリ回路２０は回路２０のピン端子と
システムの種々のエレメントの間に伸びる入力ラインを
さらに含む。これらのラインは第１図に描かれており、
かつ種々のエレメントの機能を制御する際のその動作は
第１の回路２０の動作の機能的な説明ととも後で説明さ
れるであろう。

目下好ましい実施例において、ランダムアクセスメモリ
配列２０は１０２４個の４ビツトバイトの２進データを
ストアするために適合されるＩＫ×４配列である。しか
しながら、たとえば、４に×４のような異なるメモリ密
度を有するメモリ配列が組み入れられ得て、かつ集積電
子メモリ回路の他の要素はこの発明の精神および範囲か
ら逸脱することなしにそのようなメモリ配列へのおよび
そこからの信号を処理するために相応して修正され得る
ということが認められるであろう。

第１のラッチ２４はＡ２ｏ−９と表示されたラインでア
ドレス信号を受取る。信号ＬｌがＨＩＧＨであるとき、
第１のラッチは透明であり、かつ第１のアドレス信号は
ランダムアクセスメモリ配列２２のＡ端子に与えるため
に第１のラッチ２４を介してラインＡ　１０−９へと通
過するであろう。ＬＩがＬＯＷのとき第１のラッチ２４
はラインＡ２０−９でのアドレス信号のいずれの変化も
無視し、かつランダムアクセスメモリ配列２２のアドレ
ス端子、Ａはそのような変化により影響を受けないまま
である。このように、ＬｌがＬＯＷであるとき、先にラ
ッチされたアドレスフィールドはアドレス端子、Ａで存
続し、かつＬｌがＨＩＧＨであるとき、第１のラッチ２
４はアドレス端子、ＡにラインＡ　１０−９で新しい１
０ビツトアドレスフイールドを提供する。ランダムアク
セスメモリ配列２２は配列２２で１０２４個のメモリ場
所のうち１つを選択するために当業者には公知の態様で
アドレスフィールドをデコードする。

マルチプレクサ回路２６はＭ　ｏ　ｄ　ｅ信号、Ｍの状
態に依存してラインＱｏ−ａでのデータ出力信号かまた
は第１の分岐ラインＤＩＯ−ｓでのデータ入力信号のい
ずれかを選択する。ＭがＬＯＷであるとき、ラインＱｏ
−ａでの出力データ信号が選択され、かつＭがＨＩＧＨ
であるとき、第１の分岐ラインＤＩＯ−ｓでのデータ入
力信号が選択される。

第２のラッチ２８の動作は実質的にはＬＯ倍信号状態に
より制御される。信号ＬＯがＨＩＧＨであるとき、第２
のラッチ２８は透明となりがつラインｃｏ−３を介して
出力バッファ回路３０ヘマルチプレクサラインＭＯ−ａ
でのデータ信号を伝送する。信号ＬＯがＬＯＷであると
き、第２のラッチ２８は実質的に一定であるラインＣＯ
−ａでの先にラッチされた信号を保持し、ラインＭｏっ
での信号のいずれの変化をも無視する。

診断レジスタ３２の動作は実質的にデータクロック、Ｄ
Ｋにより制御される。診断レジスタ３２はラインＳＤで
直列の様式でデータ入力信号ビットを受取り得るかまた
はライン１０−ｓで並列の様式でデー・少入力ビットを
受取り得る。

ノードＤＱｏ−ａは双方向性があるということが認めら
れるであろう。出力バッファ３ｏが可能化されると、出
力信号は゛ラインｃｏ−３を介して与えられ得る。その
代わりに、出力バッファ３ｏが不能化されると、データ
入力信号ビットはラインｌ０−ａを介して並列の様式で
診断レジスタ３２に与えられ得る。ＬＯ倍信号受取るた
めにかつ同期出力可能化信号、Ｇｓを受取るために結合
される出力可能化ラッチ４０は出力バッファ回路３０に
、下により十分に説明されるように、出力バッフ７回路
３０が可能化されるかまたは不能化されるかどうかを決
定するライン４２での制御信号を与える。

ラインＳＤから直列の様式で診断レジスタ３２をロード
するために、ＭはＬＯＷでなければならず、その場合、
診断レジスタ３２はデータクロック信号、ＤＫの立上が
り端縁で直列にデータをシフトする。信号ＤＫの第１の
前縁でＳＤで入ってくるデータビットは信号ＤＫのさら
に３つの前縁の後でＳＱで診断レジスタ３２から現われ
るであろう。

その代わりに、データ入力信号ビットは第２のラッチ２
８からライン１０−ａで並列の様式で診断レジスタ３２
にロードされ得る。この動作は信号ＭがＨＩＧＨである
こと、ＳＤ大入力ＬＯＷであること、および信号σ、が
前のサイクルで自゛効なＬＯストローブから生じること
を必要とする。これらの条件が存在するときは、信号Ｄ
Ｋの立上がり端縁は第２のラッチ２８の内容が診断レジ
スタ３２にロードされることを引き起こす。

さらに別の代替案では、データ入力信号ビットはライン
１０−ｓでノードＤＱｏ−ａから並列の様式で診断レジ
スタ３２ヘロードされ得る。ノードＤＱｏ−ａからの診
断レジスタ３２０ロード動作を達成するために信号Ｍは
ＨＩＧＨでなければならず、ＳＤはＬＯＷでなければな
らず、かつ前のサイクルで有効なＬＯストローブから生
じる信号Ｇ、はＨＩＧＨでなければならず、これらの条
件が存在するとき、データ入力信号ビットは信号ＤＫの
立上がり端縁での診断レジスタ３２ヘライン１０−ａで
並列の様式でロードされるであろう。

第１の分岐ラインＤＩＯ−，を介してマルチプレクサ回
路２６へ並列にその内容をロードし得ることに加えて、
診断レジスタ３２はその代わりとして第２の分岐ライン
Ｄ２ｏ−３を介してランダムアクセスメモリ配列２２に
その内容をロードし得る。

第２の分岐ラインＤ　２０−ｓを介して診断レジスタ３
２からランダムアクセスメモリ配列２２へのデータ入力
信号のロード動作を達成するために、信号ＭおよびＳＤ
の双方がＨＩＧＨでなければならない。これらの条件が
存在するとき、診断レンジスタ３２はＤＫの立上がり端
縁でランダムアクセスメモリ配列２２にその内容をロー
ドする。診断レジスタ３２からのデータビットが書込ま
れる配列２２でのメモリ場所はメモリ配列２２の端子、
Ａにアドレスするために提供される１０ビツトアドレス
フイールドにより決定される。

第３図の論理図を参照すると、破線内に書込み信号ジェ
ネレータ３４の詳細が示されている。書込み信号ジェネ
レータ３４は第１のゲート９０および第２のゲート９２
を含み、各々はそれぞれデータクロック信号、ＤＫを受
取るために結合される。第１のゲート９０は遅延ライン
９４に結合される出力端子を含み、かつ遅延ライン９４
はラインＸによりＯＲゲート９６の第１の入力端子に結
合される出力端子を含む。第２のゲート９２はラインＹ
によりＯＲゲート９６の第２の入力端子に結合される出
力端子を含む。ＮＡＮＤゲート３８はラインＺによりＯ
Ｒゲート９６の第３の入力端子に結合される。

遅延ライン９４は連続するゲート（示されていない）を
含む公知の装置であり、その各々は第１のゲート９０に
類似している。遅延ライン９４を含むゲートの数および
型式は第１のゲート９０の出力端子で与えられる信号が
ＯＲゲートの第１の入力端子でのラインＸでのそれらの
出現の前に所望の時間の間遅延されるであろうように当
業者には公知である態様で選択される。

メモリ配列２２は書込み可能化信号ＷＥがＬＯＷである
とき、診断レジスタ３２により第２の分岐ラインＤ２ｏ
、で与えられる入力データを書込むために可能化される
。このように、第３図の論理図から、ラインＸ、Ｙおよ
びＺでの信号はすべて書込み可能化信号Ｗ１が入力デー
タがメモリ配列２２に書込まれるようにＬＯＷの状態で
あるためにＬＯＷでなければならないということが認め
られるであろう。

書込み信号ジェネレータ３４の動作は第４図のタイミン
グ動作図を参照することにより、より一層理解されるで
あろう。時間間隔ｔｔは遅延ライン９４により導入され
る時間遅延の長さを表わす。

信号ＤＫがＬＯＷであるその時間の間、ＷＥ倍信号第２
のゲート９２がインバータとして動作しかつラインＹで
ＨＩＧＨ信号を与えるのでＨＩＧ）Ｉである。しかしな
がらＤＫ信号がＨＩＧＨ状態へ遷移するとき、ＷＥ倍信
号ＬＯＷ状態へ遷移しかつ１ｃｌに等しい時間の間ＬＯ
Ｗ状態に留まり、そうするとそれはラインＸでのＨＩＧ
Ｈ信号の到来によりＨＩＣ；Ｈ状態へ遷移する。ライン
ＸでのＨＩＧＨ信号の到来は、もちろん、遅延ライン９
４の動作のせいでｔ〆に等しい時間の間遅延される。

ＬＯＷ状態のＷＥ倍信号ラインＺでの信号がまたＬＯＷ
状態にあるときのみ起こるということ、および第５図に
例示された全時間間隔の間、ラインＺでの信号は実際に
ＬＯＷ状態であるということが推測されるということが
認められるであろう。

このように、ＮＡＮＤゲート３８へのＭおよびＳＤ信号
入力はまたＷＥ倍信号状態の制御の一因となっている。

したがって、ＭおよびＳＤ倍信号入力データ信号が信号
ＤＫの状態とは無関係に、診断レジスタ３２によりメモ
リ配列２２に第２の分岐ラインＤ２０−ｓで与えられる
べきであるときのみＷＥ倍信号ＬＯＷ状態にあるように
与えられ得る。

このように、新規な書込み信号ジェネレータ３４は規定
された時間を特徴とするＬＯＷ状態書込み可能化信号Ｗ
Ｅを有利に与える。目下の好ましい実施例の規定された
時間は、遅延ライン９４により導入される時間の遅延と
実質的に等しい時間期間を有する。さらに、ＬＯＷ状態
の書込み可能化信号ＷＥは適当なＭおよびＳＤ倍信号、
たとえば診断レジスタ３２からの入力データがメモリ配
列２２に書込まれる準備かできているときのように、Ｎ
ＡＮＤゲート３８に与えられるときのみ与えられるであ
ろう。

それゆえ、ユーザは適当なりＫ信号およびＭおよびＳＤ
倍信号与えることだけが必要となる。書込み信号ジェネ
レータ３４は内部でＬＯＷ状態の薄１信号を発生する。

遅延ライン９４により導入される時間遅延の長さはＬＯ
Ｗ状態のＷで信号の時間がメモリ配列２２へ入力データ
を書込むのに・必要な時間と実質的に等しいように有利
に選択され得る。このように、メモリ配列２２の高速度
動作の間のデータの読出しおよびラインＱ　ｏ−ａでの
出力データ信号としてのその提供は配列２２へのデータ
の書込みのために遮断により過度には遅延されず、かつ
ユーザはそのような高速度動作を可能にする比較的短い
ＬＯＷ状態のＷＥ倍信号発生するという比較的困難な仕
事を自分で引き受ける必要はない。

下の真理値表第１表および第■表は第１の集積電子メモ
リ回路２０の動作を要約している。第１表はＬＯ倍信号
より制御される回路動作を例示し、かつ第ｎ表はＤＫ倍
信号より制御される動作を例示している。

次の表象は真理値表に属するものであり、Ｈ−ＨＩＧＨ
，Ｌ−ＬＯＷ、Ｘ−無視せよ、ＰＰ−正パルス、ＬＨＴ
−ローからノ１イへの遷移である。

（以下余白） 第１表 ＬＯＭ　Ｇｓ　ＤＱｏ−３動作 ＰＰ　　Ｌ　　Ｌ　　　可能化　メモリ配列から第２の
ＰＰ　　Ｌ　　Ｈ不能化　ラッチをロードせよＰＰ　　
ＨＬ　　　可能化　診断レジスタから第２ＰＰ　　ＨＨ
不能化　のラッチをロードせよ第■表 ＤＫＭＳＤ璽　動作 ＬＨＴＨＨＸ　　　メモリ配列に書込めＬＨＴＬＸＸ　
　　診断レジスタを右ヘシフトせよ （ＳＤ−３ｏ→５ｌ−３２→Ｓ３ →５Ｑ） ＬＨＴＨＬＬ　　　第２のラッチから診断レジスタをロ
ードせよ ＬＨＴ　　ＨＬ　　　ＨＤＱｏ−３から診断レジスタを
ロードせよ 第２図の例示の図面を参照すると、この発明の第２の集
積電子メモリ回路４４を例示する第２の実施例の概略図
が示されている。第２の回路４４の構成要素の多くが実
質的には第１の回路２０のそれと同一であるということ
が認められるであろう。したがって、実質的に第１の回
路２０のそれらと同一である第２の回路４４の要素は第
１の回路２０の対応する要素のそれと同一であるダッシ
ュを付した参照番号により示される。第２の回路４４の
説明は第１の回路２０とは実質的に異なる詳細に制限さ
れる。

特に、第２の回路４４は診断レジスタ３２゛からの制御
入力信号を受取るために第３の分岐ラインＤ３０ａによ
り結合される初期化記憶レジスタ４６を含む。初期化記
憶レジスタ４６はラインＩＲＯ３によりマルチプレクサ
回路４８に結合される。初期化記憶レジスタ４６は、診
断レジスタ３２−と同様に、４つのデータビットを保持
し得る。

しかしながら、もちろん、初期化記憶レジスタ４６また
は診断レジスタ３２′の双方の大きさは特定の適用の必
要に従って変えられ得る。データは診断レジスタ３２−
から初期化記憶レジスタ４６へ第３の分岐ラインＤ　３
０−ｓで並列の様式で伝送され得て、かつデータは初期
化記憶レジスタ４６からマルチプレクサ４８ヘラインＩ
ＲＯ，で並列の様式で伝送され得る。

特に、信号ＭおよびＳＤの双方がＨＩＧＨでありかつ信
号１丁がＬＯＷであるとき、診断レジスタ３２゛の内容
物はクロック信号ＤＫのＬＯＷからＨＩＧＨへの端縁で
第３の分岐ラインＤ３０−ａで提供されるであろう。そ
の代わりに、信号ＭおよびＩｓの双方がＬＯＷであると
き、切期化記憶レジスタ４６の内容物はラインＩＲｏ、
で提供されかつラインＭＯ−ａヘマルチプレクサ４８を
介して通過させられかつＬＯ倍信号ＨＩＧＨパルスが発
生すると第２のラッチ２８−ヘロードされるであろう。

第３の入力信号、Ｉｓ倍信号Ｎ１およびＳＤ入カに加え
てＮＡＮＤゲート３８′へ与えられるが、他の点で、そ
の動作はＮＡＮＤゲート３８に対し先に説明されたもの
に類似している。

第２の実施例４４はまた出力バッファ回路３０゛に結合
される出力端子を有するＯＲ論理ゲート５０を含む。Ｏ
Ｒ論理ゲート５ｏは出力可能化ラッチ４０″を介し同期
可能化信号で芽を受成りかつその別な入力端子で非同期
可能化信号でを受取る。

初期化記憶レジスタ４６および非同期可能化信号Ｇの付
加は回路４４のピン端子とシステムの種々の要素との間
に延びる種々のラインにいくつかの修正を必要とする。

これらの修正は第２図の図面および先の説明から明らか
でありかっここでさらに説明されることは必要ではない
。

下の真理値表の第■表および第■表は第２の集積電子メ
モリ回路４４の動作を要約している。第■表はＬＯ倍信
号より制御される回路動作を例示しかつ第■表はＤＫ倍
信号より制御される回路動作を例示している。

第■表および第■表で用いられる表象は先の表のものと
同じである。

第■表 ＬＯ％　Ｔ￥Ｌ″Ｌ　ＤＱＯ３動作 ＰＰＬＬＬＬ　　　可能化　初期化レジスＰＰＸＬＬＩ
＋　　　不能化　夕がら第２のラッチをロー ドせよ ＰＰＬＩＩＬＬ　　　可能化　メモリ配列がＰＰＸＨＬ
Ｈ不能化　ら第２のラッ チをロードせ よ ＰＰＬＸＨＬ　　　可能化　診断レジスタＰＰＸＸＨＨ
不能化　から第２のラ ッチをロード せよ Ｘ　　ＩＩ　　　Ｘ　　　Ｘ　　　Ｘ　　　不能化　出
力は不能化される 第■表 ＤＫＭＳＤＧ、　　　動作 ＬＨＴＨＨＸＩ百−Ｈのとき診断レ ジスタから配列へ書込 め ｌ５−Ｌのとき診断レ ジスタから初期化レジ スタへ書込め ＬＨＴＬＸＸ　　　診断レジスタをシフトせよ （ＳＤ−４ＳＯ→５ｔ−８２→Ｓ３ −５Ｑ） ＬＨＴＨＬＬ　　　第２のラッチから診断レジスタをロ
ードせよ （て−し、出力は可能 化される） ＬＨＴ　　ＨＬ　　　ＨＤＱｏ−ｓから診断レジスタを
ロードせよ（Ｇ −Ｘ） この実施例２０．４４の集積電子メモリ回路はデータ入
力信号が配列２２．２２−または第２のラッチ２８．２
８′に与えられ得てかつ配列２２．２２′または第２の
ラッチ２ｇ、２ｇ−により与えられる結果として生じる
出力信号が診断目的のためにサンプリングされ得るよう
に、ランダムアクセスメモリ配列２２．２２−からのデ
ータの流れの正常な単一の経路を破壊するために用いら
れ得る診断レジスタ３２．３２″を有利に提供する。

新規な書込み信号ジェネレータ３４．３４゛は先に説明
されたように、診断レジスタ３２から配列へデータを書
込むのに必要とされる時間に実質的に等しい規定された
時間を有するＬＯＷ状態のＷＥ倍信号内部で発生し得る
。もちろん、書込み信号ジェネレータ３４．３４゛はＨ
ＩＧＨ状態のＷＥ倍信号提供の間にデータを書込む代替
のメモリ配列（示されていない）を用いた使用のための
非常に短いＨＩＧＨ状態のＷＥ倍信号与えるために修正
され得る。

さらに、第２の回路４４はたとえば、回路での予期され
ない故障という事象に際しアクセスされ得る４つのデー
タビットをストアし得る初期化記憶レジスタ４６を含む
。初期化記憶レジスタ４６にストアされるデータビット
は、たとえば、回路４４に結合されかつランダムアクセ
スメモリ配列２２−にストアされるデータを用いるコン
ピュータ（示されていない）に別なメモリ回路（示され
ていない）ヘジャンブするよう指示するために用いられ
得る。

電子メモリシステム 第５図の例示のブロック図を参照すると、この発明の目
下の好ましい電子メモリアクセスシステム５２が示され
ている。システム５２はＥＣＬ論理技術を用いて構成さ
れておりかつ破線５４内に囲まれている集積電子メモリ
回路を含む。集積電子メモリ回路はライン５８でメモリ
配列６０に１０ピントのアドレス信号を与えるための第
１のラッチ５６を含む。たとえば、メモリ配列６０は先
に説明されたようなランダムアクセスメモリかまたはリ
ードオンリメモリであり得る。この回路はまたライン６
４でメモリ配列６０から４ビツトの出力データ信号を受
取るための第２のラッチ６２を含む。

ＥＣＬシーケンサ６６はライン６８で第１のラッチ５６
に結合されかつ演算論理装置（ＡＬＵ）７０はライン７
２で第２のラッチ６２に結合される。ＥＣＬプログラム
可能事象ジェネレータ７４はライン７６でシーケンサ６
６およびＡＬＵ７０にクロックパルス信号、ＣＰを与え
、かつそれはライン７８で第１のラッチ５６にＬｌ信号
をかつライン８０で第２のラッチ６２にＬＯ倍信号与え
る。

現ｒ〔の好ましい実施例において、システム５２はＥＣ
Ｌ論理を用いて実現される。しかしながら、ＴＴＬ論理
のような他の論理群を用いた実現も可能である。

動作において、ＥＣＬプログラム可能事象ジェネレータ
７４はクロックパルス信号ＣＰ１およびＬｌおよびＬＯ
倍信号与える。第６図、第７図および第８図はＥＬプロ
グラム可能事象ジェネレータフ４およびその動作の詳細
を例示している。プログラム可能事象ジェネレータ７４
は一般に数字９８により示される上部セクションおよび
一般に数字１００により示される実質的には類似の下部
セクションを含む。これらのセクション９８および１０
０は破線１０２に関して実質的には対称である。上部お
よび下部セクション９８および１００はそれぞれ共通の
クロック制御回路１０４および８つの出力ブロック１０
６（そのうちわずか１つのみが例示されている）を共有
する。それぞれ上部および下部のセクション９８および
１００は下により一層十分に説明されるように、１（、
と表示される１つのラインのような８つの別個の出力ラ
イン（そのうち１つのみが示されている）で８個の出力
信号波形だけ与えるために協力する。

プログラム可能事象ジェネレータ７４の次の機能的な説
明はその動作の短い概観で始まる。マツピングＰＲＯＭ
Ｉ　０８および１１０はそれぞれの状態マシンＰＲＯＭ
Ｉ　１２および１１４でメモリ場所をポイントする２進
ポインタワードをストアする。上部マツピングＰＲＯＭ
１０８は４個の５ビツトポインタワードをストアし得て
、かつ下部マツピングＦＲＯＭＩ　１０は８個の５ビツ
トポインタワードをストアし得る。各それぞれの状態マ
シンＰＲＯＭＩ　１２および１１４は３２個の１４とッ
トワードをストアし得る。１４ビツトのうち８ビツトは
タイミング波形出力として用いられ、５ビツトはそれぞ
れの状態マシンＦＲＯＭで次のアドレス場所を選択する
ために用いられ、かつ１ビツトはストップ信号ビットと
して用いられる。

各それぞれの出力ブロック１０６はそれぞれの状態マシ
ンＰＲＯＭＩ　１２または１１４により与えられる波形
信号、それぞれのカウンタ回路１３６または１３６″に
より与えられる低い方の分解能波形信号、それぞれの調
整論理回路１４０または１４０゛により与えられる高い
方の分解能波形信号、またはこれらの信号の成る組合わ
せのいずれかを選択するためにプログラムされる。出力
信号波形は選択された信号から引出されかつラインｔｏ
のような出力ラインで与えられる。

特に、２進信号は上部マツピングＦＲＯＭＩＯ８で４つ
の可能な２進ポインタワードのうち１つを選択するため
にラインＰｏおよびＰ、で上部ラッチ１１６に与えられ
る。同様に、２進信号は下部マツピングＦＲＯＭＩ　１
０で８つの可能な２進ポインタワードのうち１つを選択
するために下部ラッチ１１８にラインｐ２、ｐ、および
Ｐ４で与えられる。ラインＴＲＩＧ、でトリガ論理回路
１２０へ適切な信号が与えられると、アドレスビットＰ
ｏおよびＰ、は上部ラッチ１１６にラッチされ、かつ上
部マツピングＦＲＯＭＩ　Ｏ８で２進ポインタワードを
アドレスするために用いられる。

同様に、ライン”ｒＲＩ　０２でトリガ論理回路１２０
へ適切な信号が与えられると、アドレスビットＰ２、Ｐ
３およびＰ、は下部ラッチ回路１１８にラッチされかつ
下部マツピングＦＲＯＭＩ　１０で２進ポインタワード
をアドレスするために用いられる。マツピングＰＲＯＭ
Ｉ　Ｏ８および１１０はそれぞれのマルチプレクサ１２
６および１２６′にそれぞれのアドレスされた５ビツト
２進ポインタワードを提供する。

一般に上部セクション９８を参照すると、制御論理回路
１２２はライン１２１によりトリガ論理回路１２０に結
合されている。それは制御ライン１２７によりマルチプ
レクサ１２６に結合されている。それはライン１２３お
よび１３４によりクロック制御回路に結合されている。

動作において、トリガ論理回路１２０は制御論理回路１
２２に信号を与え、それがマツピングＰＲＯＭＩ　２６
により与えられる５ビツト２進ポインタワードを選択す
るようにかつ状態マシンＦＲＯＭ１１２に５ビットアド
レス信号としてワードを与えるようにマルチプレクサ１
２６に指令を出すことを引き起こす。

クロック回路１０４は当業者には公知である態様で下に
説明されているタイミング信号を発生し得る位相ロック
ループ発娠器（示されていない）を含む。クロック制御
回路１０４はライン１３３でトリガ論理回路１２０に対
してかつライン１２３で制御論理回路１２２に対してタ
イミング信号を与え、そのため制御論理回路１２２はラ
インＰ。およびＰｌで信号入力に応答してポインタワー
ドを発生するのに十分な時間を何するまで先に説明され
たようにマルチプレクサ１２６を可能化することを遅延
することが引き起こされる。

状態マシンＦＲＯＭ１１２はマルチプレクサ１２６から
アドレス信号を受取りかつレジスタ１２８への１４ビッ
ト出力信号のシーケンスの提供を始める。一度シーケン
スが始まると、レジスタは状態マシンＦＲＯＭＩ　１２
より提供される各１４ビツト２進ワードに対しマルチプ
レクサ１２６に５個のアドレスビットをフィードバック
する。制御論理回路１２２はそのシーケンスで次のアド
レスとして状態マシンＦＲＯＭ１１２にこの５ビツトア
ドレスワードを提供するようマルチプレクサ１２６に指
令する。そのシーケンスは状態マシンＦＲＯＭＩ　１２
がゲート回路１３０にライン１２９で論理レベル「１」
を特徴とするストップビットを提供するまで続く。下に
より十分に説明されるように、ライン１３１での信号は
普通は論理レベル「１」にある。ストップビットを受取
ると、ゲート回路１３０はライン１３２で制御論理回路
１２２に制御論理回路１２２が状態マシンＦＲＯＭ１１
２にアドレス信号を与えるのをやめるようマルチプレク
サ１２６に指令することを引き起こす信号を与える。こ
のように、シーケンスは終結される。

その代わりとして、シーケンスはＴ　ＲＩ　Ｇ　＋　と
表示されたラインでの適当な信号の提供により終結され
得る。トリガ論理回路１２０は次いでライン１２１で制
御論理回路１２２が状態マシンＰＲＯＭ１１２にアドレ
ス信号を伝送することをやめるようにマルチプレクサ１
２６に指令することを引き起こす信号を与える。このよ
うに、シーケンスはストップビットの提供なしに終結さ
れ得る。

レジスタ１２８は、先に説明されたように、所与のシー
ケンスで各段階に対し８つのレジスタ信号を与える。レ
ジスタ信号のうちの１つはカウンタ回路１３６に与えら
れる。さらに、各それぞれのレジスタ信号はそれぞれの
ゲート回路１３８（そのうち１つのみが示されている）
に与えられる。

状態マシンＦＲＯＭＩ　１２はおよそ８ナノ秒の最小限
のサイクル時間を有する。このように、レジスタ１２８
により直接与えられるレジスタ信号はおよそ８ナノ秒の
パルス幅を特徴とする。カウンタ回路１３６はライン１
４４で８ナノ秒の所望の数倍であるパルス幅を有するカ
ウンタ信号を与えるようプログラムされ得るプログラム
可能回路である。最終的に、調整論理凹路１４０は８個
のそれぞれのライン１４２で１ナノ秒と８ナノ秒の間の
パルス幅を宵するように１ナノ秒間隔で調整可能である
パルス幅を特徴とするそれぞれの信号を与えるようプロ
グラムされ得る。このように、カウンタ回路１３６はレ
ジスタ１２８により与えられる信号よりもより低い分解
能を特徴とする信号を与え得て、−力調整論理回路１４
０はより高い分解能を特徴とする信号を与え得る。

特に、カウンタ１３６は当業者には公知の態様で、たと
えば、適当なヒユーズを飛ばすことによりプログラムさ
れ得る。カウンタ１３６は先に説明されたように、単一
ラインでレジスタ信号を受取りかつライン１４４で対応
するカウンタ信号を与える。普通、カウンタ１３６はラ
イン１４４で論理レベル「１」信号を与える。ライン１
４４はそれぞれのゲート回路１３８の各々のそれぞれの
入力端子に結合される。したがって、普通各それぞれの
ゲート回路１３８はそのそれぞれのライン１４５で、レ
ジスタ１２８によりそれぞれのゲート回路１３８に与え
られるそれぞれのレジスタ信号のそれと同じである論理
レベルを特徴とする信号を与えるということが認められ
る。

しかしながら、カウンタ回路１３６はたとえば、論理レ
ベル「１」信号を与える前に８ナノ秒の倍数である所望
の時間をカウントするためにかつそれによりそれぞれの
ライン１４５での論理レベル「１」信号の供給を遅延す
るためにプログラムされ得る。もちろん、カウンタ回路
１３６は当業者には公知の代替の態様で、たとえば、ラ
イン１４４での信号が普通は論理レベル「０」であるよ
うにプログラムされ得るということ、かつそれぞれのラ
イン１４５での論理レベル「１」信号は８ナノ秒の倍数
である時間の間継続するようにされ得るということが認
められるであろう。

調整論理回路１４０はライン１４６でクロック制御回路
１０４から制御信号を受取り、かつそれはそれぞれのラ
イン１４５でそれぞれのゲート回路１３８により与えら
れるそれぞれの信号を受取る。

第７図を参照すると、調整論理回路１４０を含む８つの
そのようなセクションのうちの１つを表わす論理セクシ
ョン１４８の例示の図面が示されている。論理セクショ
ン１４８は８個の入力ライン、すなわち４個のそれぞれ
のゲート１５２ないし１５８の各々から２個ずつを受取
るために、かつ論理ゲート１６０に出力信号を与えるた
めに示されるように接続されるプログラム可能マルチプ
レクサ１５０を含む。それぞれのゲート１５２ないし１
５８の各々は一般に番号１６２により示されるカウンタ
（また交換テールリングカウンタとして公知である）の
連続する出力端子に結合される。たとえば、カウンタ１
６２はクロック制御回路１０４内の位相ロックループ発
振器（示されていない）の構成要素含んでも構わない。

特に、ゲート１５８はゲート１６４の後で例示のジョン
ソン（Ｊｏｈｎｓｏｎ　）カウンタ１６２の端部の近く
に結合されかつ補数の出力りおよびＤを供給する。ゲー
ト１５６はゲート１６４と１６６との間でカウンタ１６
２に結合されかつ補数の出力Ｃおよびでを供給する。ゲ
ート１５４はゲート１６６と１６８との間で結合されか
つ補数の出力Ｂおよび百を供給する。ゲート１５２はゲ
ート１６８と１７０との間で例示のジョンソンカウンタ
１６２の開始部の近くに結合されかつ補数の出力Ａおよ
びＡを供給する。

第８図の例示のタイミング図から、各対の隣接するゲー
ト１５２および１５４．１５４および１５６、並びに１
５６および１５８の間のジョンソンカウンタ１６２によ
り導入される遅延はおよそ１ナノ秒であるということが
認められるであろう。

さらに、たとえば、ゲート１５２は補数のＡおよびＸ信
号を同時に与えるということ、かつそれゆえにそれは同
時に信号の正方向の端縁および負方向の端縁を与えると
いうことが認められるであろう。

マルチプレクサ１５０は当業者には公知の態様で、適当
なヒユーズを飛ばすことによりプログラム可能であり、
そのためたとえば、論理ゲート１６０に与えられる信号
が第８図の例示のタイミング図に示される８ナノ秒の時
間内の実質的にいずれの１ナノ秒間隔ででも正方向の端
縁または負方向の端縁を有し得て、かつ８ナノ秒の時間
内に１ナノ秒と８ナノ秒の間で変化するパルス幅を有し
得る。第７図の図面を参照すると、ゲート回路１３８か
らのそれぞれの対応する信号はそれぞれのライン１４２
で調整論理回路出力信号を与えるためにそれぞれのライ
ン１４５で論理ゲート１６０の入力端子に与えられると
いうことがわかるであろう。

再び第６図を参照すると、そのそれぞれの出力ライン１
４５で各それぞれのゲート回路１３８により与えられる
信号および対応するそれぞれのライン１４２で調整論理
回路１４０により与えられる信号の双方は対応する出力
ブロック１０６内でマルチプレクサ１７２に与えられる
。マルチプレクサ１７２は当業者には公知の態様で適当
なヒユーズを飛ばすことにより、プログラム可能であり
、そのためたとえば、対応するゲート回路１３８から受
取られる信号または調整論理回路１４０から受取られる
信号のいずれかを選択する。マルチプレクサ１７２はＲ
Ｓラッチ１７４の「ＳＪ端子に選択された信号を与える
。ラッチ１７４は順に、ライン１．１で対応する出力信
号波形を与える。出力信号波形は部分的にはＲＳラッチ
１７４のｒＳＪ端子に与えられる信号から引出される。

第６図の図面から、それぞれ上部および下部セクション
９８および１００を含む構成要素は実質的には同一であ
るということが明白となるであろう。それゆえ、下部セ
クション１００での構成要素は」二部セクション９８で
対応する実質的に同一の構成要素を示す番号と同一であ
るダッシュを付した参照番号と同一である。さらに、上
部セクション９８に関する先の議論は下部セクションに
も同様に適用され、かつそれゆえに、ここでは明らかに
されないであろう。

下部セクション１００を広く参照すると、第２の出力マ
ルチプレクサ回路１７６はそれぞれゲート回路１３８゛
および調整論理回路１４０″により提供されるそれぞれ
ライン１４５″および１４２−で信号を受取る。第２の
出力マルチプレクサ１７６はまたそれぞれのライン１４
５゛での信号またはそれぞれのライン１４２″での信号
のいずれかを選択するように選択的にプログラム可能で
ある。第２の出力マルチプレクサ１７６はライン１Ｂ、
で対応する出力信号波形を与えるＲＳラッチ１７４のＲ
入力端子に選択された信号を与える。

出力信号は部分的にはＲＳラッチ１７４のｒＲＪ端子に
与えられた信号から引出される。

上部セクション９８の各要素は下部セクション１００で
の対応する要素のものと実質的に同一である遅延を特徴
とする。たとえば、上部状態マシンＦＲＯＭＩ　１２を
介する遅延は下部状態マシンＦＲＯＭＩ　１４を介する
遅延と実質的には同一である。さらに、上部セクション
９８内で種々の構成要素を接続するラインの長さは下部
セクション１００で対応する構成要素を接続する対応す
るラインの長さと実質的に同一でなければならない。

上部および下部セクション９８および１００を実質的に
同一にする理由は、それぞれのトリガ論理回路１２０お
よび１２０゛により同時にトリガされる信号が重大な信
号スキニー・エラーを実質的に回避するように実質的に
同一時間でそれぞれのライン１４５．１４５″および１
４２．１４２′に到達するということを確実にするため
である。

動作において、第１の出力マルチプレクサ回路１７２は
レジスタ１２８により直接与えられる波形信号、カウン
タ１３６により与えられる信号または調整論理回路１４
０により与えられる信号のいずれかを選択する。同様に
、第２の出力マルチプレクサ回路１７６はレジスタ１２
ｇ−、カウンタ１３６′または調整論理回路１４０″に
より与えられる３つの類似の信号のうちの１つを選択す
る。ＲＳラッチ１７４によりライン１（、に与えられる
出力信号波形は第１の出力マルチプレクサ１７２および
第２の出力マルチプレクサ１７６により選択されるそれ
ぞれの信号から引出される。このように、プログラム可
能事象ジェネレータ７４の構成要素を適切にプログラム
することにより多種の出力信号波形はプログラム可能事
象ジェネレータ７４の８つの出力ラインの各々（そのう
ち１つのみが示されている）で与えられ得る。

たとえば、第９図および第１０図のタイミング図を参照
すると、クロックパルス信号ＣＰは、たとえば、８ナノ
秒の時間を有するレジスタ信号からおよび１ナノ秒と８
ナノ秒の間の時間を自°する調整論理回路信号からＣＰ
倍信号引出すことによりプログラム可能事象ジェネレー
タ７４の８個の出力ラインのうちの１つで発生され得た
ということが認められるであろう。さらに、それぞれＬ
ＯおよびＬｌ信号（第１０図のみ）は、たとえば、８ナ
ノ秒の倍数である時間を有するカウンタ信号からおよび
調整論理回路信号からそれぞれＬＯおよびＬｌ信号を引
出すことによりそれぞれの８個の出力ラインのうち他の
もので発生され得る。

第１１図の例示の図面を参照すると、ＥＣＬシーケンサ
６６のブロック図が提供されている。シーケンサ６６は
マルチプレクサ回路１７８、アドレスレジスタ１８０お
よび増分器回路１８２を含む。マルチプレクサ回路１７
８はフィードバックライン１８４でのフィードバック信
号または入力ライン１８６での入力信号のいずれかを選
択する。

選択された信号はライン１８８でアドレスレジスタ１８
０に与えられる。アドレスレジスタ１８０は順に、ライ
ン１９０で増分器１８２に選択された信号を与える。ラ
イン６８での信号はプログラム可能事象ジェネレータ７
４により増分器１８２に与えられたＣＰ倍信号応答して
提供される。増分器１８２はアドレスレジスタ１８０に
より与えられる信号を増分しかつライン６８で増分され
た信号を与える。ライン６８での信号はアドレス信号で
ある。

それゆえ、シーケンサ６６はフィードバックライン１８
４の選択を介して先のアドレスを単に増分することによ
るかまたはライン１８６で与えられた代替信号を選択す
ることによるかいずれかでライン６６でアドレス信号の
シーケンスを提供し得る。好ましい実施例では、メモリ
配列６０では各１０ビツトアドレス場所をアドレスする
ために１０個のライン６８が存在することが認められる
であろう。

ライン７８で適当なＬＩ倍信号受取ると、第１のラッチ
５６はライン５８でメモリ配列６０にアドレス信号を与
える。第１のラッチ５６により与えられるアドレス信号
はライン６８でシーケンサ６６により与えられるアドレ
ス信号に対応する。

メモリ配列６０はライン５８でのアドレス信号によりア
ドレスされる配列場所でストアされた２進データに対応
する出力データ信号をライン６４で与える。ライン８０
で適当なＬＯ倍信号受取ると、第２のラッチ６２はライ
ン７２でＡＬＵ７０にシステム出力信号を与える。

第９図および第１０図のタイミング図はプログラム可能
り１象ジエネレータ７４からのタイミング信号の適当な
選択により、破線５４内の集積電子メモリ回路のそれぞ
れ第１および第２のラッチ５６および６２はあたかもそ
れらがレジスタであるように自°利に動作するようにさ
れ得る。このように、ＥＣＬ論理を用いて構成されるシ
ステム５２はＥＣＬレジスタペースのシステムと互換性
があるようにまたは一層従来通りのＥＣＬラッチベース
のシステムと互換性があるように形成され得る。

第９図のタイミング図を参照すると、ジェネレータ７４
によりライン７８で与えられるＬＩ倍信号恒久的にＨＩ
ＧＨであり、第１のラッチ５６をシーケンサ６６により
ライン６８で与えられる信号に対し本質的に透明である
ようにする電子メモリシステム５２の性能が例示されて
いる。プログラム可能事象ジェネレータ７４はおよそ３
０ナノ秒のサイクル時間を有するクロックパルス信号Ｃ
Ｐを与える。第９図の図面はそれぞれＴＯＳＴｌおよび
Ｔ２として図面に示されている３つの連続するクロック
サイクルの間のシステム５２の信号を描いている。各サ
イクルの２分の１の期間、クロックパルス信号は正であ
りかつ他の半分の期間クロックパルスは負である。ＬＯ
倍信号各サイクルの間一度起こりかつクロック信号ＣＰ
の前縁と実質的に同期される正の前縁をｑする短いパル
スを含む。各ＬＯパルスはわずかおよそ２ナノ秒である
。

クロックサイクルＴＯを参照すると、シーケンサ６６は
クロック信号ＣＰの正の前縁の提供後およそ１２ナノ秒
アドレス信号を与える。目下好ましい実施例ではシーケ
ンサ６６はおよそ１８ナノ秒の準備時間およびおよそ１
２ナノ秒のクロックから出力への遅延を有するというこ
とが認められるであろう。ライン６８でのシーケンサア
ドレス信号（それは実質的に遅延なしに透明な第１のラ
ッチを介して通過する）の供給のおよそ１０ナノ秒後に
、メモリ配列６０はシーケンサ６６により与えられるア
ドレス信号によりアドレスされるメモリ場所に対応する
出力データ信号をライン６４で与える。

およそ８ナノ秒後、クロック信号パルスＣＰの正の端縁
でのクロックサイクルＴ１の開始に際し、別なＬＯ信号
パルスが与えられる。ＬＯ信号パルスは第２のラッチ６
２をトリガし、そしてそれはおよそ５ナノ秒のクロック
から出力への遅延の後、ライン７２でＡＬＵ７０にメモ
リ配列６０により与えられる出力信号を与える。クロッ
クサイクルＴ１．の間クロック信号ＣＰはライン６８で
メモリ配列６０に他の連続するアドレス信号を与えるた
めにシーケンサ６６をトリガするということが認められ
るであろう。クロックサイクルＴ１の間のクロック信号
ＣＰの正の前縁の供給のおよそ１２ナノ秒後に、シーケ
ンサ６６はメモリ配列６０に次の連続するアドレス信号
を与え、かつそのおよそ１０ナノ秒後に、配列６０は第
２のラッチ６２に対応する出力信号を与える。

クロックサイクルＴ２の間、クロック信号ＣＰの次の正
の前縁および対応する次のＬＯ信号パルスが供給される
と、第２のラッチ６２はトリガされ、かつおよそ５ナノ
秒の伝播遅延の後ライン７２でＡＬＵ７０に次の組のシ
ステム出力信号を与える。

このように、システム５２は、第９図に例示される態様
で制御されると、１組のデータビットがメモリ配列６０
での場所から倹素されている一方で先の組のデータビッ
トに対応するシステム出力信号は実行のためにＡＬＵ７
０に与えられるという点で単一レベルパイプラインを表
わしているということが認められるであろう。たとえば
、第９図のクロックサイクルＴ１を参照すると、サイク
ルＴＯの間与えられるアドレス信号に対応する２進デー
タは配列２０から取り出されている一方でサイクルＴ１
の間与えられるアドレス信号に対応するシステム出力信
号は第２のラッチ６２に与えられている。この態様のパ
イプライン動作はメモリ関連の機能を加速する。

非常に短いＬＯ信号パルスの供給に伴い、第２のラッチ
６２の動作はレジスタのそれと実質的に同一であるよう
にされるということが理解されるであろう。それゆえ、
破線５４内の集積電子メモリ回路は、使用される実際の
構成要素はラッチ、すなわち第２のラッチ６２であるけ
れども、メモリ配列６０から出力信号を受取るためにレ
ジスタを含む回路の動作を実質的に模倣している。

第１０図のタイミング図を参照すると、システム５２が
二ｍレベルのパイプラインとして機能する電子メモリシ
ステム５２の性能が例示されている。次の議論から認め
られるように、サイクル時間は二重レベルパイプライン
動作の実現に伴っておよそ２３ナノ秒まで減少される。

クロック信号ＣＰ、Ｌｌ信号パルスおよびＬＯ信号パル
スの正の前縁は各クロックサイクルの間実質的に同時に
起こる。各クロックサイクルはおよそ２３ナノ秒であり
、かつクロック信号は各サイクルの２分の１の間圧であ
りかつ他の半分の問責である。ＬＯおよびＬｌ信号はパ
ルスのそれぞれの列を含み、各パルスはおよそ２ナノ秒
を持続して数え、列あたりの１パルスはクロック信号Ｃ
Ｐの各サイクルの間起こる。

クロックサイクルＴＯの間、クロック信号はライン６８
で第１のアドレス信号を与えるためにシーケンサ６６を
トリガする。１２ナノ秒の準備時間の後で、シーケンサ
６６は実際に第１のアドレス信号を与える。

サイクルＴ１の間のクロック信号ＣＰの正の前縁の発生
に際し、シーケンサ６６は普通の準備時間遅延の後、第
２のアドレス（８号を与えるためにトリガされる。さら
に、ＬＯ倍信号第１のラッチ５６をトリガし、そしてそ
れはおよそ２ナノ秒の伝播遅延の後で、ライン５８でメ
モリ配列６０に第１のアドレス信号を与える。およそ８
ナノ秒の付加的な遅延の後で、メモリ配列６０は第１の
アドレス信号によりアドレスされるメモリ場所でストア
される２進データに対応する第１の出力信号を与える。

クロックサイクルＴ２の間、クロック信号は準備時間遅
延の後、第３のアドレス信号を発生するためにシーケン
サ６６をトリガする。Ｌｌ信号は伝播遅延の後で、メモ
リ配列６０に第２のアドレス信号を与えるために第１の
ラッチ５６をトリガし、そしてそれはおよそ８ナノ秒の
遅延の後で、対応する第２の出力信号を与える。一方、
ＬＯ倍信号およそ５ナノ秒の伝播遅延の後で、ライン７
２で第１のアドレス信号に対応する第１のシステム出力
信号を与えるために第２のラッチ６２をトリガする。

サイクルＴ３を参照すると、システム５２は二重レベル
パイプラインとして機能するということが認められるで
あろう。サイクルＴ３の間、クロック信号ＣＰは第４の
アドレス信号を発生するためにシーケンサ６６をトリガ
し、ＬＯ倍信号メモリ配列６０に第３のアドレス信号を
与えるために第１のラッチ５６をトリガし、かつＬｌ信
号はＡＬＵ７０に第２のシステム出力信号を与えるため
に第２のラッチ６２をトリガする。このように、二重レ
ベルパイプラインの実現はメモリ配列６０にストアされ
る２進情報がアクセスされ得る速度をさらに増加する。

非常に短いＬＯおよびＬｌ信号の提供はそれぞれ第１お
よび第２のラッチ５６および６２の動作がレジスタのそ
れと実質的に同一であることを引き起こす。このように
、それぞれラッチ５６および６２はレジスタのように有
利に動作し得る。

第１２図のタイミング図はそれぞれラッチ５６および６
２が通常のラッチのように動作する電子メモリシステム
５２の動作を例示している。一層十分に下に説明される
ように、それぞれ第１および第２のラッチ５６および６
２は第９図および第１０図に例示される動作とは幾分違
ったように動作するように構成され、かつＥＣＬプログ
ラム可能事象ジェネレータ７４により与えられる信号は
同様に異なっている。

第１のラッチ５６が可能化される時間の間、第２のラッ
チ６２は不能化され、かつ第２のラッチ６２が可能化さ
れる時間の間、第１のラッチ５６は不能化される。クロ
ック信号ＣＰはそれぞれのライン７８および８０でそれ
ぞれ第１および第２のラッチ５６および６２にかつライ
ン７６でシーケンサ６６に与えられる。さらに、第１の
ラッチ５６は信号ＣＰの立上がり端縁が供給されると状
態を変えるように構成されており、かつ第２のラッチ６
２はｆｄ号ＣＰの立下がり端縁が供給されると状態を変
えるように構成されている。

信号ＣＰは各タイミングサイクルの間、等しい時間持続
の正および負の部分を含む方形波である。

システム５２は、第１２図に例示されるように機能する
ように形成されるとき、メモリ配列６０にストアされる
２進データへの高速度アクセスを達成するためにパイプ
ライン動作を用いて信号ＣＰに応答する。

特に、タイミングサイクルＴＡの間、シーケンサ６６は
忠別のために場所Ａと示されるアドレス場所に対応する
アドレス信号をライン６８で与える。サイクルＴＡの間
の信号ＣＰの第１の立上がり端縁が供給されると、第１
のラッチ５６は状態を変化しかつメモリ配列６０にメモ
リ場所Ａに対応するアドレス信号をライン６８で与える
。続いて、第１２図のタイミング図に例示されるように
、メモリ配列６０はメモリ場所Ａでストアされる２進デ
ータに対応する、文字ＤＡにより表わされるデータ信号
をライン６４で与える。サイクルＴＡの開信号ＣＰの立
下がり端縁が供給されると、第２のラッチ６２は状態を
変化しかつライン７２で出力信号としてデータ信号ＤＡ
を与える。

第１２図から、この基本シーケンスはサイクルＴＢＳＴ
Ｃ，ＴＤおよびＴＥの間与えられるアドレス信号の組合
わせのために反復するいうことが認められるであろう。

さらに、図からシステム５２は第１のラッチ５６により
ライン６８で受取られるアドレス信号に応答して第２の
ラッチ６２によりライン７２で出力信号の供給を加速す
るためにパイプライン動作技術を用いているということ
が認められるであろう。このように、第１２図に示され
るように、システム５２は通常のラッチとしてラッチ５
６および６２を実現し得る。

それゆえ、この発明の集積電子メモリ回路２０．４４は
入力データがメモリ配列２２．２２′に与えられること
を引き起こす書込み可能化信号ＷＥを内部で発生する書
込み信号ジェネレータ回路３４．３４゛を有”利に与え
、このように、ユーザはこのしばしば困難な仕事を実行
することから実質的に解放される。さらに、この発明の
電子メモリアクセスシステム５２はメモリ配列６０およ
びそれがレジスタであるかのように動作するようにされ
得る少なくとも１つのラッチ６２を含む集Ｍｉｌｌｉ子
メモリ回路５４を含み、このように、ラッチベースのシ
ステムまたはレジスタベースのシステムに適しておりか
つパイプライン動作技術の使用に適している。

先に説明された実施例はこの発明の原理を表わし得る多
くの可能な特定の実施例の単なる例示であるということ
が理解されるであろう。無数のかつ種々の別な取り合わ
せがこの発明の精神および範囲から逸脱することなくこ
れらの原理に従って容易に工夫され得る。たとえば、メ
モリアクセスシステムはＴＴＬ論理を用いてこの発明に
従って構成され得るであろうし、そしてそれはＴＴＬレ
ジスタペースまたはラッチベースのシステムと互損性が
あるようにし得るであろう。このように、先の説明は前
掲のｃｔ許請求の範囲により規定されるこの発明を制限
することは意図されていない。

【図面の簡単な説明】

第１図はこの発明の電子メモリ回路の第１の実施例の概
略図である。 第２図はこの発明の電子メモリ回路の第２の実施例の概
略図である。 第３図は第１図の実施例の書込み信号ジェネレータの論
理図である。 第４図は第３図の書込み信号ジェネレータのためのタイ
ミング図である。 第５図はこの発明の電子メモリアクセスシステムの実施
例のブロック図である。 第６図は第５図の実施例のプログラム可能な事象ジェネ
レータのブロック図である。 第７図は第６図のプログラム可能事象ジェネレータの調
整論理回路の論理セクションの概略図である。 第８図は第７図の論理セクションのタイミング図である
。 第９図は第５図の実施例のための第１のタイミング図で
ある。 第１０図は第５図の実施例のための第２のタイミング図
である。 第１１図は第５図の実施例のシーケンサのブロック図で
ある。 第１２図は第５図の実施例のための第３のタイミング図
である。 図において、２０は集積電子メモリ回路、２２はランダ
ムアクセスメモリ配列、２４はラッチ回路、２６はマル
チプレクサ回路、２８はラッチ回路、３０は出力バッフ
ァ回路、３２は診断レジスタ、３４は書込み信号ジェネ
レータ回路、３６はライン、３８はＮＡＮＤゲート、４
０は出力可能化ラッチ、４４は集積電子メモリ回路、４
６は切期化記憶レジスタ、４８はマルチプレクサ回路、
５０はＯＲ論理ゲート、５２は電子メモリアクセスシス
テム、５６はラッチ、５８はライン、６０はメモリ配列
、６２はラッチ、６４はライン、６６はＥＣＬシーケン
サ、６８はライン、７０は演算論理装置（ＡＬＵ）、７
２はライン、７４はＥＣＬプログラム可能事象ジェネレ
ータ、７６．７８および８０はライン、９８は上部セク
ション、１００は下部セクション、１０４はクロック制
御回路、１０６は出力ブロック、１０ｇおよび１１０は
マツピングＦＲＯＭ、１１２および１１４は状態マシン
ＦＲＯＭ、１１６は上部ラッチ、１１８は下部ラッチ、
１２０はトリガ論理回路、１２１はライン、１２２は制
御論理回路、１２３はライン、１２６はマルチプレクサ
、１２７は制御ライン、１２８はレジスタ、１２９はラ
イン、１３０はゲート回路、１３２．１３３および１３
４はライン、１３６はカウンタ回路、１３８はゲート回
路、１４０は調整論理回路、１４２．１４４．１４５お
よび１４６はライン、１４８は論理セクション、１５０
はプログラム可能マルチプレクサ、１５２．１５４．１
５６および１５８はゲート、１６０は論理ゲート、１６
２は交換テールリングカウンタ、１６４．１６６．１６
８および１７０はゲート、１７２は出力マルチプレクサ
回路、１７４はＲＳラッチ、１７６は出力マルチプレク
サ回路、１７８はマルチプレクサ回路、１８０はアドレ
スレジスタ、１８２は増分器回路、１８４はフィードバ
ックライン、１８６は入力ライン、１８８および１９０
はラインである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド

Claims (32)

【特許請求の範囲】
1. （１）クロック信号に応答する単一のチップでの集積電
   子メモリ回路であって、 メモリ場所の配列で２進データをストアするためのメモ
   リ手段と、 それぞれのメモリ場所で２進データとして前記メモリ手
   段により記憶するために、前記メモリ手段に入力データ
   信号を与えるための第１のデータ信号供給手段と、さら
   に 前記メモリ手段が前記配列で記憶するために手段を提供
   する前記第１のデータ信号から入力データ信号を受取る
   ことを引き起こす書込み信号を発生するための書込み信
   号ジェネレータ手段とを含む、集積電子メモリ回路。
2. （２）前記書込み信号ジェネレータ手段が規定された時
   間の間それぞれの書込み信号を与える、特許請求の範囲
   第１項に記載の集積回路。
3. （３）規定された時間が時間期間において前記メモリ手
   段に入力データを書込むのに必要とされる時間と実質的
   に等しい、特許請求の範囲第２項に記載の集積回路。
4. （４）規定された時間が手段を提供する前記第１のデー
   タ信号が前記メモリ手段に入力データ信号を与える間よ
   りも長くない期間である、特許請求の範囲第３項に記載
   の集積回路。
5. （５）前記書込み信号ジェネレータがクロック信号を遅
   延するために遅延ライン手段を含む、特許請求の範囲第
   ３項に記載の集積回路。
6. （６）前記遅延ライン手段が規定された時間に実質的に
   等しいクロック信号に時間遅延を与える、特許請求の範
   囲第５項に記載の集積回路。
7. （７）供給されたアドレス信号に対応するそれぞれのメ
   モリ場所がアドレスされるように前記メモリ手段にアド
   レス信号を与えるための第１のラッチ手段をさらに含み
   、かつ 前記メモリ手段により受入れられる入力データ信号がア
   ドレスされたメモリ場所で前記配列にストアされる、特
   許請求の範囲第１項に記載の集積回路。
8. （８）前記メモリ手段により与えられる出力データ信号
   を受取り、かつ回路出力信号を与えるための第２のラッ
   チ手段をさらに含む、特許請求の範囲第１項に記載の集
   積回路。
9. （９）クロック信号に応答する単一のチップでの集積電
   子メモリ回路であって、メモリ場所の配列で２進データ
   をストアするためのメモリ手段と、 供給されたアドレス信号に対応するそれぞれのメモリ場
   所がアドレスされるように前記メモリ手段にアドレス信
   号を与えるための第１のラッチ手段と、 前記メモリ手段により与えられる出力データ信号、すな
   わちそれぞれのアドレスされたメモリ場所でストアされ
   る２進データに対応するそれぞれの出力データ信号を受
   取り、かつ回路出力信号を与えるための第２のラッチ手
   段と、 それぞれのメモリ場所で２進データとして前記メモリ手
   段により記憶するために、前記メモリ手段に入力データ
   信号を与えるための第１のデータ信号供給手段と、さら
   に 前記メモリ手段が前記第１のデータ信号提供手段から入
   力データ信号を受入れることを引き起こしかつアドレス
   されたメモリ場所でそれぞれの入力データ信号に対応し
   て２進データをストアすることを引き起こす書込み信号
   を発生するための書込み信号ジェネレータ手段とを含む
   、集積電子メモリ回路。
10. （１０）前記メモリ手段に結合されるときは、前記第２
    のラッチ手段が前記メモリ手段から出力データ信号を受
    取り得て、かつ前記第１のデータ信号提供手段に結合さ
    れるときは、前記第２のラッチ手段が前記第１の信号提
    供手段から入力データ信号を受取り得るように、前記メ
    モリ手段かまたは前記第１のデータ信号提供手段のいず
    れかに前記第２のラッチ手段を代替的に結合するための
    マルチプレクサ手段をさらに含む、特許請求の範囲第９
    項に記載の集積回路。
11. （１１）前記第２のラッチ手段が前記第１のデータ信号
    提供手段へ回路出力信号を供給するために前記第１のデ
    ータ信号提供手段に結合される、特許請求の範囲第９項
    に記載の集積回路。
12. （１２）メモリ場所の配列に２進データをストアするた
    めのメモリ手段と、 供給されたアドレス信号に対応するそれぞれのメモリ場
    所がアドレスされるように前記メモリ手段にアドレス信
    号を与えるための第１のラッチ手段と、 それぞれのメモリ場所で２進データとして前記メモリ手
    段により記憶するために、前記メモリ場所に入力データ
    信号を与えるための第１のデータ信号提供手段と、 前記メモリ手段からの出力データ信号かまたは前記第１
    のデータ信号提供手段からの入力データ信号のいずれか
    を代替的に受取るための、かつそれぞれの受取られた信
    号に対応するそれぞれのマルチプレクサ信号を与えるた
    めのマルチプレクサ手段と、 前記マルチプレクサ手段に結合されマルチプレクサ信号
    を受取りかつ対応する回路出力信号を与えるための第２
    のラッチ手段と、さらに 前記メモリ手段が前記第１のデータ信号提供手段から入
    力データ信号を受取ることを引き起こしかつアドレスさ
    れたメモリ場所でそれぞれの入力データ信号に対応して
    ２進信号をストアすることを引き起こす書込み信号を発
    生するための書込み信号ジェネレータ手段とを含み、前
    記書込み信号ジェネレータ手段は規定された時間の間そ
    れぞれの書込み信号を与え、さらに 規定された時間が時間期間において前記メモリ手段に入
    力データを書込むのに必要とされる時間に実質的に等し
    い、単一チップでの集積電子メモリ回路。
13. （１３）前記第１のデータ信号提供手段から入力データ
    信号を受取るためのかつ記憶データ信号を与えるための
    記憶手段をさらに含む、特許請求の範囲第１２項に記載
    の集積回路。
14. （１４）前記メモリ手段に結合されるときは、前記第２
    のラッチ手段が前記メモリ手段からの出力データ信号を
    受取り得て、かつ前記第１のデータ信号提供手段に結合
    されるときは、前記第２のラッチ手段が前記第１のデー
    タ信号提供手段から入力データ信号を受取り得て、かつ
    前記記憶手段に結合されるときは、前記第２のラッチ手
    段が前記記憶手段から記憶データ信号を受取り得るよう
    に、前記メモリ手段かまたは前記第１のデータ信号提供
    手段、または前記記憶手段のいずれかに前記第２のラッ
    チ手段を代替的に結合するためのマルチプレクサ手段を
    さらに含む、特許請求の範囲第１３項に記載の集積回路
    。
15. （１５）メモリ場所の配列に２進データをストアするた
    めのメモリ手段と、 供給されたアドレス信号に対応するそれぞれのメモリ場
    所がアドレスされるように前記メモリ手段にアドレス信
    号を与えるための第１のラッチ手段と、 それぞれのメモリ場所で２進データとして前記メモリ手
    段により記憶するために前記メモリ手段に入力データ信
    号を与えるための第１の手段と、前記第１のデータ信号
    提供手段から入力データ信号を受取るためのかつ記憶デ
    ータ信号を与えるための記憶手段と、 回路出力信号を与えるための第２のラッチ手段と、 前記メモリ手段に結合されるときは、前記第２のラッチ
    手段が前記メモリ手段から出力データ信号を受取り得て
    、かつ前記第１のデータ信号提供手段に結合されるとき
    は、前記第２のラッチ手段が手段を提供する前記第１の
    データ信号から入力データ信号を受取り得て、かつ前記
    記憶手段に結合されるときは、前記第２のラッチ手段が
    前記記憶手段から記憶データ信号を受取り得るように、
    前記メモリ手段かまたは前記第１のデータ信号提供手段
    、または前記記憶手段のいずれかに前記第２のラッチ手
    段を代替的に結合するためのマルチプレクサ手段と、か
    つ 前記メモリ手段が前記第１のデータ信号提供手段から入
    力データ信号を受入れることを引き起こしかつアドレス
    されたメモリ場所でそれぞれの入力データ信号に対応し
    て２進データをストアすることを引き起こす書込み信号
    を発生するための書込み信号ジェネレータ手段とを含み
    、前記書込み信号ジェネレータ手段が規定された時間の
    間それぞれの書込み信号を与え、さらに 規定された時間は時間期間において前記メモリ手段に入
    力データを書込むのに必要とされる時間と実質的に等し
    く、さらに 規定された時間は前記第１のデータ提供手段が前記メモ
    リ手段に入力データ信号を与える間よりも実質的に長く
    ない時間である、単一チップでの集積電子メモリ回路。
16. （１６）第１のタイミング信号および第２のタイミング
    信号を与えるためのタイミング手段と、（ｉ）メモリ場
    所の配列で２進データをストアするためのかつ対応する
    それぞれのメモリ場所にストアされた２進データに対応
    するそれぞれの出力データ信号を与えるためのメモリ手
    段と、（ｉｉ）前記メモリ手段から出力データ信号を受
    取るためのかつ第１のタイミング信号に応答してシステ
    ム出力信号を与えるための出力ラッチ手段とを含む集積
    回路と、さらに 前記メモリ手段に前記メモリ手段でメモリ場所のシーケ
    ンスに対応するそれぞれのアドレス信号のシーケンスを
    与えるための第２のタイミング信号に応答するシーケン
    サ手段とを含む、電子メモリアクセスシステム。
17. （１７）第１のタイミング信号の各それぞれのパルスが
    時間期間において第２のタイミング信号のサイクル時間
    よりも実質的に短い、特許請求の範囲第１６項に記載の
    システム。
18. （１８）データ出力信号が第１のタイミング信号のそれ
    ぞれのパルスの提供の間実質的に変化しない、特許請求
    の範囲第１６項に記載のシステム。
19. （１９）第１のタイミング信号の各それぞれのパルスが
    実質的に２ナノ秒よりも少ない、特許請求の範囲第１６
    項に記載のシステム。
20. （２０）第１のタイミング信号の端縁が第２のタイミン
    グ信号の各サイクルの間少なくとも一度起こる、特許請
    求の範囲第１６項に記載のシステム。
21. （２１）第１および第２のタイミング信号の各サイクル
    のそれぞれの端縁が実質的にちょうど同時に起こる、特
    許請求の範囲第１６項に記載のシステム。
22. （２２）第１、第２および第３のタイミング信号を与え
    るためのタイミング手段と、 （ｉ）メモリ場所の配列に２進データをストアするため
    のかつ対応するそれぞれのメモリ場所にストアされた２
    進データに対応するそれぞれの出力データ信号を与える
    ためのメモリ手段と、（ｉｉ）前記メモリ手段から出力
    データ信号を受取るためのかつ第１のタイミング信号に
    応答してシステム出力信号を与えるための出力ラッチ手
    段と、さらに （ｉｉｉ）メモリ場所のシーケンスに対応するそれぞれ
    の第１のアドレス信号のシーケンスを受取るためのかつ
    第３のタイミング信号に応答する前記メモリ手段にそれ
    ぞれの第２のアドレス信号を与えるための入力ラッチ手
    段とを含む集積回路と、さらに 前記入力ラッチ手段にそれぞれの第１のアドレス信号の
    シーケンスを与えるために前記第２のタイミング信号に
    応答するシーケンサ手段とを含む、電子アクセスメモリ
    システム。
23. （２３）第１および第３のタイミング信号の各それぞれ
    のパルスが時間の持続において第２のタイミング信号の
    サイクル時間よりも実質的に短い、特許請求の範囲第２
    ２項に記載のシステム。
24. （２４）それぞれ第１および第３のタイミング信号のそ
    れぞれのパルス幅が前記それぞれ出力および入力ラッチ
    手段のためのそれぞれの最小限のトリガ時間に実質的に
    等しい、特許請求の範囲第２２項に記載のシステム。
25. （２５）データ出力信号が第１のタイミング信号のそれ
    ぞれのパルスを与える間実質的に変化せず、さらに 前記シーケンサ手段により与えられるそれぞれのアドレ
    ス信号が第３のタイミング信号のそれぞれのパルスを与
    える間実質的に変化しない、特許請求の範囲第２２項に
    記載のシステム。
26. （２６）第１および第３のタイミング信号の各それぞれ
    のパルスが実質的に２ナノ秒よりも少ない期間である、
    特許請求の範囲第２２項に記載のシステム。
27. （２７）それぞれ第１および第３のタイミング信号の端
    縁が第２のタイミング信号の各サイクルの間少なくとも
    一度は起こる、特許請求の範囲第２２項記載のシステム
    。
28. （２８）第１、第２および第３のタイミング信号の各サ
    イクルのそれぞれの端縁が実質的にちょうど同時に起こ
    る。特許請求の範囲第２２項に記載のシステム。
29. （２９）前記第１のメモリ手段がランダムアクセスメモ
    リを含む、特許請求の範囲第１４項または第２２項に記
    載のシステム。
30. （３０）第１、第２および第３のタイミング信号を与え
    るためのタイミング手段と、 （ｉ）メモリ場所の配列に２進データをストアするため
    のかつ対応するそれぞれのメモリ場所にストアされた２
    進データに対応するそれぞれの出力データ信号を与える
    ためのメモリ手段と、（ｉｉ）前記メモリ手段から出力
    データ信号を受取るためのかつ第１のタイミング信号に
    応答してシステム出力信号を与えるための出力ラッチ手
    段と、さらに （ｉｉｉ）メモリ場所のシーケンスに対応するそれぞれ
    の第１のアドレス信号のシーケンスを受取るためのかつ
    第３のタイミング信号に応答する前記メモリ手段にそれ
    ぞれの第２のアドレス信号を与えるための入力ラッチ手
    段とを含む集積回路と、さらに 前記入力ラッチ手段にそれぞれの第１のアドレス信号の
    シーケンスを与えるための前記第２のタイミング信号に
    応答するシーケンサ手段とを含み、第１のアドレス信号
    は第１のタイミング信号を与える間実質的に変化せず、
    かつ 第１および第３のタイミング信号のそれぞれのパルス幅
    が前記それぞれ出力および入力ラッチ手段のための最小
    限のトリガ時間に実質的に等しい、電子メモリアクセス
    システム。
31. （３１）実質的に第１の信号のただ１つの端縁および第
    ３の信号の１つの端縁が第２の信号の各サイクルの間起
    こる、特許請求の範囲第３０項に記載のシステム。
32. （３２）前記出力ラッチ手段および前記入力ラッチ手段
    がそれぞれ第１および第３のタイミング信号の両側の端
    縁でそれらのそれぞれの信号を与える、特許請求の範囲
    第３０項に記載のシステム。