JPS62298089A - 電荷蓄積型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体中の電荷キャリアを情報源として記憶
するセルを多数有し、このセルに記憶された情報を指定
されたアドレス情報に従って読出し、またセルへ情報を
書込む機構を有する、いわゆるランダム・アクセス・メ
モリ（’ＲＡ　Ｍ　：Ｒａ　ｎ　ｄ　ｏｔｎ　Ａ　ｃ　
ｃ　ｅ　ＳＳＭ　ｅ　ｍ　ｏ　ｒ　ｙ　）に係り、特に
少ない信号電荷はを精度よく記憶・蓄積するセル・アレ
ー構成を有する超高集積のＲＡＭに関する。

〔従来の技術〕

半導体中の電荷キャリアを情報源とするＲＡＭとしてよ
く知られているトランジスタおよび容量各々１つずつを
記憶要素とする、いわゆる１トランジスタ形ダイナミッ
クＲＡ　Ｍ　（］　Ｔ　ｒ　　ｒ）ＲＡＭ）の１対のデ
ータ線に着口して示したメモリセルアレーの構成の従来
例を第２図に示す。

第２図において、１０はワードゲートとなるＭＩＳトラ
ンジスタ（ＭＩＳＴ）、１１は情報源となる信号電荷キ
ャリアを蓄積する容量、２１はこれら１つの容量と１つ
のＭ工Ｓトランジスタよりなるメモリセル、２２，２３
は電荷キャリアを伝送するデータ線、２４は入方向のア
ドレス指定によりワードゲートの開閉を行うワード線、
２８は信号電荷の検出と、メモリセルへの書込みを行う
周辺回路、２９は蓄積容量の一端の電極を構成するプレ
ート、１５はデータ線とプレート間に寄生的に発生する
層間寄生容量である。

このメモリセル部のレイアウト図と構造断面図をそれぞ
れ第４図と第３図に示す。

第４回中、４０は電気的活性領域層、４３はプレート電
極を構成する第１のゲート層、４４はメモリセルトセン
ジスタのワードゲートを構成する第２のゲート層、４６
はデータ線を構成する第１の配線層、４７は電気的活性
領賊と第１の配線層の電気的接続を行うコンタクト層で
ある。４０と４３の２つの層が重複する４８が、１つの
メモリセルの蓄積容量部分を、４０と４４の２つの層が
重複する４９がワードゲート部分にそれぞれ対応してい
る。

また、これに対応するａ　−ａ　’部の構造断面図を第
３図に示す０図中３０は半導体基板、３１は酸化物など
の絶縁体、３３は第１のゲート、３４は第２のゲート、
３５は絶縁体、３６は第１の配線層である。

このような従来型のダイナミック・メモリのセルにおい
ては、第１のゲート部と第】の配線層の重複部分５０が
プレートとデータ線間の寄生容量を生ぜしめる。

〔発明が解決しようとする問題点〕

上記従来技術においては、メモリセルからの情報の読み
出しや、情報の書込み時にデータ線の電位が振れる際に
、先の層間寄生容量が原因となって、プレートに大きな
容量結合性の雑音が重畳するという問題があった。

従来のダイナミックメモリにおいては、安定な読み出し
動作を行うための信号対雑音比（Ｓ／Ｎ比）を確保する
ために、信号電荷蓄積部の容量Ｃｇをなるべく大きな値
に設計していた。

ところが、メモリの高集積化に伴い、１つのメモリセル
当りの蓄積容量は減少傾向をたどっており、十分な信号
量を確保することが難しくなってきている。また、例え
ば、半導体多値記憶装置く特開昭６０−１３３９８や特
願昭５８−２４２０２１に記載）のように蓄積電荷を分
割して読み出し、書込みを行い、１つのメモリセル当り
：３値以上の記憶Ｔ！積を行わしめるような超高集積の
メモリ装置においては、特に、小さな信号量を精度良く
検出することが要求されている。

このように、より高集積のダイナミックメモリ装置の実
現には、雑音量そのものを少なくする技術が必須となる
。

本発明は、メモリセルアレーで発生する雑音、特に、デ
ータ線とプレート電極間の層間寄生容量に起因する容量
結合性の雑音を極めて小さくするメモリアレー構成を提
供することを目的としている。

〔間頂点を解決するための手段〕

上記問題点を解決するために、本発明では、データ線を
１つの主データ線と、それに従属する複数の副データ線
をもって構成し、読み出しや書き込みに伴う電位変化が
生じろデータ線を１つの主データ線と１つの副データ線
のみに限定した。また、副データ線を主データ線とプレ
ートの間に配置し、非選択の副データ線の電位を固定す
ることにより、主データ線とプレートの結合容量をほぼ
なくすことのできる構造（シールド構造）とした。

なお、データ線を小さく分割することによりダイナミッ
クメモリの高性能化を図る例は、（］）インターナショ
ナル　ソリッド　ステートサーキツツ　コンファレンス
（アイ・ニス・ニス・シー・シー）、ダイジェスト　オ
ブ　テクニカル　ペーパーズ（１９８４年）第２８２頁
から第２８３頁（’　８４　ＴＳＳＣＣＩ）ｊｇｅｓシ
ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｑ、　ｐｐ　２８
２−２８３　）や、同じく （２）アイ・ニス・ニス・シー・シー、ダイジェスト　
オブ　テクニカル　ペーパーズ（１９８５年）第２４２
頁から第２４３頁（’　８５　ＩＳＳＣＣＤｉｇｅＳｔ
　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ　
２４２−２４３）などに記されている。

（１）は、データ線を多分割し、データ線容量を低減す
ることにより、信号電圧の増大を図ったものであるが、
本発明のような雑音の低減構造はとられていない。した
がって、データ線間のカップリングや、データ線とワー
ド線のカップリングなどにより発生する雑音に対しては
大きな効果を有するものの、前記のようなプレート電位
の変動による雑音については、Ｓ／Ｎ比の向上を期待す
ることはできない。

また、（２）はＮ）開放データ線構造を等価的に折り返
しデータａ構造に変換し、低雑音化を図る、（ｊｉ）デ
ータ線容量の低減により、回路の高速化と低消費電力化
を図る、という２つの目的を有しているが、本発明で意
図するような容量結合性の雑音に関しては配慮されてお
らず、開放データ線構造特有の雑音からのがれることも
できない。

上述のように、これら２つの例におけるデータ線の分割
構造は、本発明とは構造上も、またその目ざすところも
異なるものであることは自明である。

〔作用〕

上記構造によれば、データ線とプレートの間の結合容量
は、選択された副データ線とプレートの間でのみ発生す
る。したがって１、例えば、主データ線に従属する副デ
ータ線の本数（分割数）をｎとすると、雑音の発生量を
１７　ｎに低減することができる。

〔実施例〕

以下、図面を参照して、この発明の詳細な説明する。な
お、以下の実施例では、メモリセルにｎチャネルのＭＩ
Ｓ）−ランジスタを用いる場合につき説明するが、チャ
ネルがｎであるかｐであるか、また、ワードゲートがＭ
ＩＳ型であるか、その他の、例えば接合型であるかには
依存せず、ダイナミック型のメモリであれば全く同様に
適用できる。

（実施例１） 第１図は本発明の一実施例を示している。ここでは簡単
のために、複数に分割された副データ線のうち、２ブロ
ツクのみを代表して示している。

また全メモリアレーの内、２つのデータ線対のみを代表
して示している。図中］はメモリセル、２と３は主デー
タ線の一対、２Ａ、３Ａと２Ｂ。

３Ｂはそれぞれ副データ線の対、４はワードゲートの開
閉を行うためのワード線、５Ａ、５Ｂは副データ線と主
データ線の接続を制御する接続用スイッチ、７は非選択
のデータ線に固定電位を与えろために配された固定電位
配線、６Ａ、６Ｂは副データ線と固定電位配線の接続を
制御する電位固定用スイッチ、８は信号電荷の検出と、
情報の書込みをつかさどる周辺回路をそれぞれ示してい
る。

以下、本装置の動作を説明する。

いま、例えば、副データ線対２Ａ、３Ａが主データ線２
，３に接続される場合を考えると、スイッチ５Ａと６Ｂ
が閉じられ、６Ａと５Ｂが閉じられる。これにより主デ
ータ線に従属する副データ線２Ａ、３Ａのみが主データ
線２，３にそれぞれ接続され、その他の副データ線は固
定電位Ｖｎに接続されろ。

副データ線をｎ分割した場合、主データ線と同じ電位で
変化する副データ線は１つだけとなり、残りのｎ　−１
本の副データ線の電位は固定されろ。

プレートと主に容量結合するのは副データ線であるため
、容量結合性の雑音を約１／ｎにすることができる。

また、同時に、主データ線につながる電気的活性領域（
τ１＋またはｐ十領域）の総面積も約１／Ｔｌになる。

これにより、主データ線と基板間の容量も１．　／　ｎ
に減らすことができ、データ線の電位変化による基板電
位の変づＪ（雑音）も１　／　ｎに減らすことができる
。

このように各種雑音の低減の他に、データ線容量の値Ｃ
Ｄも１／ｎ近くまで減らせるため、データ線の充放電電
流を低減でき、メモリの動什マージンの向上、低消費電
力など諸特性の改善も期待できろ。

さらには、高感度の信号検出機構として、電荷転送アン
プを用いたダイナミックメモリ装置（特願昭５８−１６
３２１６　、特願昭５９−１７０４１７）に本発明を適
用することにより、信号電圧の増大と雑音の低減を同時
に図ることができる総合的なＳ　／　Ｎ比を飛躍的に増
大させることができる。

また、固定電位Ｖｏの値としては、本例のようなｎチャ
ネルのＭＴＳトランジスタのメモリセルを用いる場合、
なるべく高い値にすることが望ましい。そうすることに
より非選択のワード線にスパイク雑音がのってワード・
ゲートが導通したときでも、蓄積情報が完全に消失する
ことを防ぐことができる。

第５図は本発明の、より具体的な実施例を示す回路ブロ
ック図である。

図中、５０はメモリセルブロック、５２はプレート電極
、５３はブロック選択信号線、５４は電位固定信号線、
５５はインバータ、５６は行アドレス選択回路、５７は
ブロック選択回路をそれぞれ示ｑている。

この例では、主データ線２，３と副データ線２Ａ、３Ａ
の間の接続用スイッチ５Ａと、副データ線の電位固定用
スイッチ６Ａとに、それぞれｎチャネルのＭＴＳトラン
ジスタを用いている。接続用スイッチ５Ａは、行方向に
配されたブロック選択信号φＳＥＬで、また電位固定用
スイッチ６Ａは、インバータ５５によりつくられろφＳ
ＥＬの反転信号７■πにより、それぞれ駆動されろ。こ
うすることにより、主データ線に従属する複数のブロッ
クのうち１つのブロックに印加されるφ３ＥＬを選択状
Ｓ（ここではφｇ＋＝ｔ、　＝　）−Ｉｉｇｈ　）にす
ることにより、選択ブロックの副データ線のみが主デー
タ線に接続され、他の非選択ブロックの副データ線には
固定電位Ｖｏが印加される。

接続用スイッチや電位固定用スイッチは、ここに示した
ように１つの副データ線あたりに１個のＭＩＳトランジ
スタで構成でき、メモリセルアレ一部の面積の増大はほ
とんどなく、集積度の低下を招くおそれはない。また、
ブロック選択回路５７としては、行アドレス選択回路に
、それと同様の行アドレスの上位の何ビットかの情報で
動作する回路を付加するだけでよく、周辺回路部の面積
が増大することもない。

このように、本発明によれば、従来のメモリセルアレー
と行アドレス選択回路にそれぞれ少しの付加回路を設け
るだけで、大きな雑音低減効果を期待することができる
。

なお、ここでは、接続用のスイッチと電位固定用のスイ
ッチとして、１つのｎチャネルのＭＴＳトランジスタを
用いた例を示したが、これの代りに、ｎチャネルとＰチ
ャネルのＭＴＳトランジスタを並列に接続した、いわゆ
るシー・モス（ＣＭＯ３）スイッチを用いても同様に本
発明が適用できることは自明である。

第６図および第７図は本発明になるメモリの構造η１面
図および平面レイアウト図を示す図であって、第７図は
、メモリセル部の平面レイアウト図、第６図は第７図中
ａ−ａ’部の構造断面図である。

第７図中、４８は副データ線を構成する第１の配線層、
４９は主データ線を構成する第２の配線層である。

また、第６図中、３８は第１の配線層、３９は第２の配
線層、３７は配線層の眉間絶縁膜である。

この例では、主データ線と副データ線とを、それぞれ別
の配線層で形成し、かつ主データ線が副データ線の一部
を覆うように平行配置している。

こうすると、主データ線とプレートの間の重なり部分は
、第７図中７０で示されるように非常に小さな面積とな
る。これにより、主データ線の電位が変化しても、副デ
ータ線のシールド効果によりプレートへの容量結合によ
る雑音を極めて小さなものにすることができる。

なお、第１の配線層の輔をｄｘ　と第２の配線層の幅を
ｄ２とすると、ｄｚ／ｄｚの値が大きければ大きいほど
雑音低減効果が大きい。

〔発明の効果〕

本発明によれば、超高集積のダイナミックメモリのセル
・アレーで発生する雑音を低減でき、動作安定性の優れ
たメモリ装置を提供することができる。

また、従来雑音の大きさのために高集積のＲＡＭには不
適当とされてきた。開放データ線（オープンビットＢ）
構造に本発明を適用することにより、その雑音を大幅に
低減できる。これにより、開放データ線構造を有する超
高集積のデイナミツクメモリ装置を実現することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のセル・アレー構成図、第２
図は従来のダイナミック・メモリのセル・アレー構成図
、第３図と第４Ｉ＄１はその構造断面図と平面レイアウ
ト図、第５図は本発明のより具体的な実施例の回路ブロ
ック図、第６図と第７図は本発明の実施例の構造断面図
と平面レイアウト図である。 １・・・メモリセル、２，３・・・主データ線、２Ａ。 ３Ａ、２１１．３Ｆｌ・・・副データ線、４・・・ワー
ド線、５Ａ、５Ｂ・・・接続用スイッチ、６Ａ、６Ｔ３
・・・電位固定用スイッチ、７・・・固定電位配線、８
・・・周辺回路、５０・・・メモリセルブロック、５２
・・・プレート、５３・・・ブロック選択信号線、５４
・・・電位固定信号線、５５・・・インバータ、５６・
・・行アドレス選択回路、５７・・・ブロック選択回路
、５８・・・層間寄生容量、３０・・・半導体基板、３
１．３５・・・絶縁体、３；３・・・第１のゲート、３
４・・・第２のゲート、３８゜４８・・・第１の配線層
、３７・・・層間絶縁膜、：３９゜４９・・・第２の配
線層。 Ｚ　ｚ　　口 ＋　　　　：’　　　！　　　　！ Ｚ１　メモリヒル ２’１．２３　　チーが泉２ ２４　　ワードζｔミ Ｚ３　　用り回ｙ１ Ｚ９　アＬ−ト ■　５　図 ら ５θ　メｔソむルフ゛ｏ１り ５２　　フ・Ｌ−ト ５３　ブＣ１，ｙ７ｓダ【勾りくイ自号ｙ３．５４　’
［イカ１１］定Ｌ３号隨 ５５４レバ゛−７ ５６イテアに１人企才Ｘ固￥名、 ５７　　ブＯヮ７１Ｌ）１回ｆる、 ５ｇ　眉間寄υ色量 ガ、４９不２つＵ」

Claims (2)

【特許請求の範囲】
1. １．半導体中の電荷キャリアを情報源として記憶する複
   数個のセルから成るアレーと、各セルの位置を指定する
   アドレス指定機構と、情報源となる電荷キャリアを伝送
   する主データ線と、やはり、電荷キャリアを伝送するべ
   く１つの主データ線に従属して複数個設けられ上記アド
   レス指定機構により指定されたメモリセルが接続される
   副データ線と、主データ線と副データ線とを接続する複
   数個の第１の接続手段と、副データ線を第２の直流電位
   に接続する複数個の第２の接続手段と、主データ線毎に
   設けられた情報の書込み機構と読み出し機構とをそれぞ
   れ少なくとも備えた半導体メモリにおいて、主データ線
   に接続されている副データ線以外の複数の副データ線は
   第１の直流電位に接続されることを特徴とする電荷蓄積
   型半導体メモリ。
2. ２．特許請求の範囲第１項記載の半導体メモリにおいて
   、副データ線が第１の配線層、主データ線が第２の配線
   層で各々形成され、かつ、主データ線が副データ線の上
   部に、その一部を覆うように平行配置されてなることを
   特徴とする電荷蓄積型半導体メモリ。