JPS6010663A - Ｃｃｄ電荷転送素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＣＤ電荷転送素子、ＭＯＳ−ダイナミック
ＲＡＭ等の如き半導体装置に関する。

背景技術とその問題点 ＣＣＤ電荷転送素子においては、ＣＣＤ転送レジスタ部
を通じて転送された信号電荷が一旦フローティング・デ
ィツージョン領域に蓄積され、その後出力ＭＯ３）ラン
ジスタにより読み出される。

第１図はこのＣＣＤ電荷転送素子の出力部の構成を示す
。図中、（１）は第１導電形例えばＰ形のシリコン半導
体基体、（２）は基体（１）の所定領域に形成されたＣ
ＣＤ転送レジスタ部で、これは基体（１）上にＳ　＋０
２等の絶縁層（３）を介して複数の転送電極（４）を被
着形成して構成される。このＣＣＤ転送レジスタ部（２
）の終端に第２導電形即ちＮ十形のフローティング・デ
ィツージョン領域（５）が形成される。（６）はプリチ
ャージ・ドレイン領域、（７）はリセットパルスφＲが
与えられるゲート電極である。フローティング・ディツ
ージョン領域（５）は、ソース、ドレインとなるＮ十形
領域（８）及び（９）と両領域間上に絶縁Ｎ（３）を介
して設けられたゲート電極００）とから成る出力ＭＯ３
）ランジスタ（ＰＵＴ−１）のゲートに接続される。（
ＰＥＴ−２）は出力ＭＯ３）ランジスタ（Ｆ［！Ｔ−１
）に接続された負荷としてのＭＯＳトランジスタでＮ十
形領域（９１，（１１）と絶縁層（３）上のゲート電極
（１２）で構成される。（１３）は電極ｉ１である。

ところで、かかる構成の出力部ではフローティング・デ
ィツージョン領域（５）と出力ＭＯ３Ｉ−ランジスク（
ＦＥＴ−１）のゲートとが配線（１４）を介して接続さ
れているために、配線（１４）の浮遊容量分Ｃｓｔだげ
出力電圧Ｖｏｕｔが小さくなってしまう。

今、フローティング・ディツージョン領域（５）におけ
る容量をＣＦＤ　＋　出力ＭＯ３Ｉ−ランジスク（ＦＥ
Ｔ−１）のゲート容量をＣｇとすると、出力電圧Ｖｏｕ
ｔはＶｏｕｔ　＝Ｑｓｉｇ　−Ｇ／　（Ｃｇ＋Ｃｓｔ＋
ＣｐＤ）・・・・・（１） となる。ここで、Ｑ　５ｉＩＸは信号型４’ｒ＋Ｇは出
力ＭＯ３＋−ランジスタの利得である。通常ばＣｓｔ＞
Ｃｇ＋ＣＦＤとなっており、出力電圧が極めて小さくな
る。

一方、同様のことがＭＯＳ−ダイナミックＲＡＭの場合
にも生じる。第２図は従来のダイナミックＲＡＭのユニ
ッＩ・・セルの平面図、第３図はそのＡ−Ａ線−ヒの断
面図、第４図はその等価回路である。図中、（２１）は
例えばＰ形シリコン基体で、その−主面にソース、ドレ
インとなるＮ十形領域（２２）及び（２３）が形成され
、両Ｎ十形領域（２２）及び（２３）間の基体（２１）
上にゲート絶ε３・層（２４）を介して多結晶シリコン
よりなるゲート電極（２５）が被着されてＭＯＳトラン
ジスタ（Ｔｒｌ）が構成される。一方のＮ十形領域（２
２）上には絶縁層（２４）を介して多結晶シリコンより
なる電極（２６）が形成され、ごのＮ十形領域（２２）
と電極（２６）間で情報蓄積用の容量ＣＨが構成される
。（２７）はワード線、（２８）はビット線である。こ
の構成では情報蓄積用の容量ＣＨを構成するＮ十形領域
（２２）が前述のフローティング・ディツージョン領域
に相当し、その容Ｆｉｔ　ＣＨが前述のＣＰＤに相当す
る。

とごろで、このようなダイナミックＲＡＭでは、ビット
線（２７）が非常に長く、ビット線の浮遊容１ｃｓｔが
Ｃｓｔ＞＞ＣＨとなるために出力が非常に小さくなる。

従来は、チャージ・アンプを使用してかかる欠点を回避
しているが、信号が小さいためノイズ等による誤動作が
生じ易い欠点があった。

またこの構成では情報を読み出すとＱｓｔｇを外部に取
り出してしまうため、読み出し後、元の状態に戻す動作
が必要である。

発明の目的 本発明は、上述の点に鑑み、高感度に微小電荷を読み出
すことができるＣ、ＣＤ電荷転送素子、ＭＯＳ−ダイナ
ミックＲＡＭ等の半導体装置を提供するものである。

発明の概要 本発明は、信号電荷を蓄積する半導体領域上にゲート絶
縁層を介してＭＯ３Ｉ−ランジスタを構成し、半導体領
域をＭＯＳトランジスタのゲートとして用い、高感度に
微小電荷を読み出すようにしたものである。

実施例 以）、本発明の実施例について説明する。

第５図及び第６図は本発明をＣＯＤ電荷転送素子、特に
その出力部に適用した実施例である。第５し１は概隙的
平面図、第６図はそのＢ−Ｂ線上の断面図であり、第１
図と対応する部分には同一符号を付す。

第５図において、（２）は例えばＰ形のシリコン半導体
基体（１）の所定領域の主面に形成された第１図と同様
の構成をとるＣＣＤ転送レジスタ部、（３１）はチャン
ネルストップ領域を示す。ＣＣＤ転送レジスタ部（２）
の終端には斜線で示すＮ十形のフローティング・ディツ
ージョン領域（５）が形成され、これに接する領域（３
２）には図示せざるも第１図と同しプリチャージ・ドレ
イン領域（６）及びリセットパルスφＲが印加されるゲ
ー）？４極（７）が形成される。

本発明においては、第５図及び第６図に示すようにフロ
ーティング・ディツージョン領域（５）の側部に対応す
るＰ形基体主面にチャンネルストップ領域（３１）で区
分される如くゲートとなるＮ十形領域（３３）を形成し
て後、このフローティング・ディツージョン領域（５）
、チャンネルストップ領域（３１）及びＮ十形領域（３
３）を含む所要領域上にゲート絶縁層（３４）を介して
シリコン半導体層（３５）を形成する。この場合、シリ
コン半導体層（３５）はゲート絶縁層（３４）上に多結
晶又は非晶質シリコン層を形成し、これを再結晶化して
得る。

そして、このシリコン半導体層（３５）のフローティン
グ・ディツージョン領域（５）の直上に対応する部分に
Ｐ形のチャンネル形成部（３６）を形成すると共に、こ
のチャンネル形成部（３６）の両側にソ−ス、ドレイン
となるＮ十形領域（３７）及び（３８）を形成して出力
ＭＯ３）ランジスク（ＦｎＴ−１’）を構成する。この
出力ＭＯ３＋−ランジスタ（ＦＩｉＴ−１）はフローテ
ィング・ディツージョン領域（５）自身をゲートとじて
用いる。さらに、シリコン半導体層（３５）の他部には
Ｐ形チャンネル形成部（３９）及びＮ十形領域（４０）
を形成し、チャンネル形成部（３９）を挾む両側のＮ十
形領域（３８）及び（４０）をソース、ドレインとし、
基体＋１．１側のＮ十形領域（３３）をゲートとした負
荷としてのＭＯＳ）ランジスタ（ＰＵＴ−２）を構成す
る。

かかる構成によれば、フローティング・ディツージョン
領域（５）上にゲート絶縁Ｘ　（３４）を介して出力Ｍ
Ｏ３）ランジスタ（ＦＩｉＴ−１）を形成し、そのゲー
トとしてフローティング・ディツージョン領域（５）を
利用しているので、フローティング・ディツージョン領
域（５）と出力ＭＯ３）ランジスタ（ＦＥＴ−１）のゲ
ート間の配線が省ｍＢされる。従って配線の７！−遊客
量分Ｃｓｔがなくなり、出力電圧Ｖｏｕｔが大きくなる
。即ち高感度に微小電荷の読み出しが可能となる。また
上記配線はインピーダンスが高いのでノイズを拾い易い
が、本例では配線がないためにノイズの影響が小さい。

第７図乃至第９図は本発明をＭＯＳ−ダイナミックＲＡ
Ｍに適用した場合の実施例である。なお、第７図はダイ
ナミックＲＡＭのユニット・セルの平面図、第８図はそ
のＣ−Ｃ線上の断面図、第９図はその等価回路であり、
第２図乃至第４図に対応する部分には同一符号を付す。

本例ではＰ形シリコン基体（２１）の主面にソース、ド
レインとなるＮ十形領域（２２）及び（２３）を形成し
、両Ｎ十形領域（２２）及び（２３）間の基体（１）上
にゲート絶縁層（２４）を介して多結晶シリコンによる
ゲート電極（２５）を形成してＭＯＳトランジスタ（Ｔ
ｒｘ　）を構成し、一方のＮ十形領域（２２）にて情報
蓄積用の容量ＣＨを構成する。このＮ十形領域（２２）
上にはゲート絶縁層（２４）を介してシリコン半導体層
（４１）を形成する。この場合もシリコン半導体層（４
１）は前述と同様にゲート絶縁層（２４）上に多結晶又
は非晶質シリコン１ｄを形成し、これを再結晶化してｉ
ｑる。そして、このシリコン半導体層（旧）のＮ十形領
域（２２）に対応する部分にＰ形チャンネル形成部（４
２）を形成すると共に、その両側にソース、ドレインと
なるＮ十形領域（４３）及び（４４）を形成してＭＯＳ
トランジスタ（Ｔ’ｒ２）を構成する。このＭＯＳトラ
ンジスタ（Ｔｒ２）は信号型６：１が蓄積されるＮ十形
領域（２２）自身をゲートとして用いる。（４５）はチ
ャンネルストップ領域である。そして、等価回路で示す
ように一方のＭｏｓ＋−ランジスク（Ｔｒｚ　）に書込
みビット線（４６）及び書込めワード線（４７）を、他
方のＭＯＳ）ランジスタ（Ｔｒ２）に読出しビット線（
４６”）及び読ｊ１１シワード線（４７’）を夫々接続
する。

かかる構成のダイナミックＲＡＭでは電流又は電圧出力
として取り出すことができる。そして、浮遊容量Ｃ５ｔ
−０であるために出力が大きくなり、また浮遊容量Ｃｓ
ｔを通じてのとび込みノイズもなくなるので誤動作が少
くなり高速化が可能となる。

さらに非破壊読み出しであるからリフレッシュしなくて
よく、高速化につながる。

発明の効果 上述の本発明によれば、信号電荷を蓄積する領域上に絶
縁層を介してＭＯＳ）ランジスタを構成し、上記領域を
ＭＯ３Ｉ−ランジスタのゲートとして用いることにより
、高感度に微小の信号電荷を読み出すことができる。従
って、ＣＣＤ電荷転送素子の出力部１Ｍ０８−ダイナミ
ックＲＡＭ等に適用して好適ならしめるものである。

【図面の簡単な説明】

第１図は本発明の説明に供する従来のＣＣＤ電荷転送素
子の出力部の断面図、第２図及び第３図は従来のＭＯＳ
−ダイナミックＲＡＭのユニット・セルの平面図及びそ
’！７）Ａ　−Ａ線上の断面図、第４図はその等価回路
図、第５図及び第６図は本発明をＣＣＤ電荷転送素子の
出力部に適用した場合の実施例を示す平面図及びその＋
３−Ｂ線上の断面図、第７図及び第８図は本発明をＭＣ
）Ｓ−ダイナミックＲＡＭに適用した場合の実施例を示
す平面図及びそのＣ−Ｃ線上の断面図、第９図はその等
０ 価回路図である。 （１，１は半導体基体、（２）はＣＯＤ転送レジスタ部
、（５）はフローディング・ディフージジン領域、（Ｆ
ＥＴ−１）は出力ＭＯＳトランジスタ、＜ＰＰ、Ｔ−２
）は負荷としてのＭｏ５ｔ−ランジスタ、（３５）は半
導体層である。 １ 第７図 第８図 第９図 ５ｆ５４凶

Claims (1)

【特許請求の範囲】
1. 信号電荷を蓄積する半導体領域上にゲート絶縁層を介し
   てＭＯＳ）ランジスタが構成され、上記半導体領域が上
   記ＭＯＳトランジスタのゲートとして用いられて成る半
   導体装置。