JPS6229812B2 - - Google Patents
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- JPS6229812B2 JPS6229812B2 JP1726180A JP1726180A JPS6229812B2 JP S6229812 B2 JPS6229812 B2 JP S6229812B2 JP 1726180 A JP1726180 A JP 1726180A JP 1726180 A JP1726180 A JP 1726180A JP S6229812 B2 JPS6229812 B2 JP S6229812B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は固定長符号からなる入力信号を可変長
符号からなる信号に変換して出力する符号からな
る信号に変換して出力するためのビツト位置を変
換する符号変換回路に関するものである。
符号からなる信号に変換して出力する符号からな
る信号に変換して出力するためのビツト位置を変
換する符号変換回路に関するものである。
固定長符号方式は１ワードを構成するビツト数
が常に一定な符号方式であつて、１ワードのビツ
ト数が情報の内容に応じて変化する可変長符号方
式に対応するものである。固定長符号と可変長符
号との間では一般に融通性がなく、符号形式の異
なる系の間には符号変換回路を必要とする。
が常に一定な符号方式であつて、１ワードのビツ
ト数が情報の内容に応じて変化する可変長符号方
式に対応するものである。固定長符号と可変長符
号との間では一般に融通性がなく、符号形式の異
なる系の間には符号変換回路を必要とする。
第１図は従来の符号変換回路の構成を示すブロ
ツク図であつて、固定長符号からなる入力データ
を可変長符号からなる出力データに変換するため
の符号変換回路を示している。同図において、１
はマトリクス、２は語長検出回路、３は加算回
路、４，５はフリツプフロツプである。
ツク図であつて、固定長符号からなる入力データ
を可変長符号からなる出力データに変換するため
の符号変換回路を示している。同図において、１
はマトリクス、２は語長検出回路、３は加算回
路、４，５はフリツプフロツプである。
第１図において、固定長符号からなる入力デー
タはマトリクス１に入力される。マトリクス１は
ｎ×ｎの回転素子であつて並列に入力されたｎビ
ツトのデータを、順序を変えることなく任意のビ
ツト数ずつその位置を移動させて、あたかもｎビ
ツトのデータを輪状に回転させたようにそのビツ
ト位置を変換して並列に出力する機能を有する。
タはマトリクス１に入力される。マトリクス１は
ｎ×ｎの回転素子であつて並列に入力されたｎビ
ツトのデータを、順序を変えることなく任意のビ
ツト数ずつその位置を移動させて、あたかもｎビ
ツトのデータを輪状に回転させたようにそのビツ
ト位置を変換して並列に出力する機能を有する。
語長検出回路２はマトリクス１の今回の出力に
おける語長を検出する。マトリクス１に入力され
る固定長符号からなる入力データには、それを構
成している可変長符号の境界を示すパターンが挿
入されており、これによつて語長検出回路２はマ
トリクス１の出力における可変長符号の長さを知
ることができる。
おける語長を検出する。マトリクス１に入力され
る固定長符号からなる入力データには、それを構
成している可変長符号の境界を示すパターンが挿
入されており、これによつて語長検出回路２はマ
トリクス１の出力における可変長符号の長さを知
ることができる。
語長検出回路２で検出された語長に応じて、マ
トリクス１の出力における１ワードの可変長符号
がフリツプフロツプ５に読込まれる。フリツプフ
ロツプ５に読込まれた可変長符号は基本クロツク
で読出されて出力データとなる。
トリクス１の出力における１ワードの可変長符号
がフリツプフロツプ５に読込まれる。フリツプフ
ロツプ５に読込まれた可変長符号は基本クロツク
で読出されて出力データとなる。
一方、語長検出回路２の語長信号出力は加算回
路３に加えられて、フリツプフロツプ４に記憶さ
れている、前記マトリクス１を制御するのに用い
られたアドレスに加算され、加算回路３の出力に
よつてフリツプフロツプ４は書替えられる。フリ
ツプフロツプ４の出力はアドレスとしてマトリク
ス１に与えられ、これによつてマトリクス１は検
出された語長に相当するビツト数だけ回転する。
従つてマトリクス１の出力には次の可変長符号の
先頭がその最上位ビツトの位置に現れて、次の変
換動作を待つ。
路３に加えられて、フリツプフロツプ４に記憶さ
れている、前記マトリクス１を制御するのに用い
られたアドレスに加算され、加算回路３の出力に
よつてフリツプフロツプ４は書替えられる。フリ
ツプフロツプ４の出力はアドレスとしてマトリク
ス１に与えられ、これによつてマトリクス１は検
出された語長に相当するビツト数だけ回転する。
従つてマトリクス１の出力には次の可変長符号の
先頭がその最上位ビツトの位置に現れて、次の変
換動作を待つ。
第２図は第１図の符号変換回路における動作タ
イミングを説明している。同図においてａは基本
クロツクを示し、(1)，(2)，……はそれぞれクロツ
クのタイミングである。ｂは各段階の動作を示
し、Ａはマトリクス制御、Ｂは語長検出、Ｃは加
算である。このように第１図の回路によつて基本
クロツクごとに、固定長符号入力データから変換
された可変長符号出力データを１ワードずつ出力
することができる。
イミングを説明している。同図においてａは基本
クロツクを示し、(1)，(2)，……はそれぞれクロツ
クのタイミングである。ｂは各段階の動作を示
し、Ａはマトリクス制御、Ｂは語長検出、Ｃは加
算である。このように第１図の回路によつて基本
クロツクごとに、固定長符号入力データから変換
された可変長符号出力データを１ワードずつ出力
することができる。
しかしながら、第１図に示された従来の符号変
換回路は、上述のように基本クロツクの周期で、
マトリクス、語長検出回路、加算回路からなるル
ープが動作する必要がある。そのため、高ビツト
レートのパルス回路に使用しようとする場合、各
回路構成素子に対する速度の要求が極めて厳しく
なる欠点があつた。
換回路は、上述のように基本クロツクの周期で、
マトリクス、語長検出回路、加算回路からなるル
ープが動作する必要がある。そのため、高ビツト
レートのパルス回路に使用しようとする場合、各
回路構成素子に対する速度の要求が極めて厳しく
なる欠点があつた。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的はｎ（ｎは２ま
たは２より大きい正の整数）ワードにわたつて語
長検出を行ない、ｎ基本タイムスロツト内にマト
リクスの制御を行なつて出力を得るようにするこ
とによつて、回路構成素子に対する速度の要求を
緩和することができる符号変換回路を提供するこ
とにある。この目的を達成するため、本発明の符
号変換回路においては、固定長符号からなるデー
タを可変長符号からなるデータに変換するための
回路において、固定長符号からなる入力データを
輪状に回転させて出力するマトリクスと、該マト
リクスの出力における固定長符号の語長を検出す
る語長検出回路と、前記マトリクスの出力を読取
るフリツプフロツプとを具え、前記語長検出回路
における語長検出をｎ（ｎは２または２より大き
い正の整数）ワードにわたつて行なうとともに、
該語長検出結果に基づいて前記マトリクスの出力
データをその読出しごとに固定長符号１ワードず
つ一定位置に回転させることを特徴としている。
うとするものであつて、その目的はｎ（ｎは２ま
たは２より大きい正の整数）ワードにわたつて語
長検出を行ない、ｎ基本タイムスロツト内にマト
リクスの制御を行なつて出力を得るようにするこ
とによつて、回路構成素子に対する速度の要求を
緩和することができる符号変換回路を提供するこ
とにある。この目的を達成するため、本発明の符
号変換回路においては、固定長符号からなるデー
タを可変長符号からなるデータに変換するための
回路において、固定長符号からなる入力データを
輪状に回転させて出力するマトリクスと、該マト
リクスの出力における固定長符号の語長を検出す
る語長検出回路と、前記マトリクスの出力を読取
るフリツプフロツプとを具え、前記語長検出回路
における語長検出をｎ（ｎは２または２より大き
い正の整数）ワードにわたつて行なうとともに、
該語長検出結果に基づいて前記マトリクスの出力
データをその読出しごとに固定長符号１ワードず
つ一定位置に回転させることを特徴としている。
以下、実施例について説明する。
第３図は本発明の符号変換回路の一実施例の構
成を示すブロツク図である。同図において、１１
はマトリクス、１２は語長検出回路、１３は制御
回路、１４，１５，１６はフリツプフロツプであ
る。同図においてｎ＝２、すなわち２ワードごと
に語長検出を行なう場合が例示されている。
成を示すブロツク図である。同図において、１１
はマトリクス、１２は語長検出回路、１３は制御
回路、１４，１５，１６はフリツプフロツプであ
る。同図においてｎ＝２、すなわち２ワードごと
に語長検出を行なう場合が例示されている。
第４図は第３図の符号変換回路における動作タ
イミングを説明するための図である。同図におい
てａは基本クロツクのタイミングを示し、ｂは各
段階の処理を示している。ｃは可変長符号化のた
めのビツト位置をシフトした符号がマトリクス１
１からフリツプフロツプ１４または１５に読込ま
れるタイミングを示している。
イミングを説明するための図である。同図におい
てａは基本クロツクのタイミングを示し、ｂは各
段階の処理を示している。ｃは可変長符号化のた
めのビツト位置をシフトした符号がマトリクス１
１からフリツプフロツプ１４または１５に読込ま
れるタイミングを示している。
第３図において、固定長符号からなる入力デー
タはマトリクス１１に与えられている。マトリク
ス１１は第１図について説明したものと同様の機
能を有し、入力データを輪状に回転させてそのビ
ツト位置を移動させて出力するものである。
タはマトリクス１１に与えられている。マトリク
ス１１は第１図について説明したものと同様の機
能を有し、入力データを輪状に回転させてそのビ
ツト位置を移動させて出力するものである。
制御回路１３は最初の基本クロツク(1)が入力さ
れたとき、マトリクス１１を制御して、入力固定
長符号データ中の前回の動作によつて既に処理を
終つた固定長符号を除く次の固定長符号の先頭
が、マトリクス１１の出力における最上位ビツト
に一致するように、固定長符号データを回転させ
る。第４図ｂにおいて、Ａはこのようなマトリク
ス制御のタイミングを示している。
れたとき、マトリクス１１を制御して、入力固定
長符号データ中の前回の動作によつて既に処理を
終つた固定長符号を除く次の固定長符号の先頭
が、マトリクス１１の出力における最上位ビツト
に一致するように、固定長符号データを回転させ
る。第４図ｂにおいて、Ａはこのようなマトリク
ス制御のタイミングを示している。
第４図bAに示すマトリクス制御が終つたと
き、マトリクス１１の上位ビツトにおける１ワー
ドの可変長符号データはフリツプフロツプ１４に
読込まれる（第４図ｃ）。これと同時に語長検出
回路１２はマトリクス１１の出力における語長検
出を２ワードにわたつて行なう（第４図bB）。
き、マトリクス１１の上位ビツトにおける１ワー
ドの可変長符号データはフリツプフロツプ１４に
読込まれる（第４図ｃ）。これと同時に語長検出
回路１２はマトリクス１１の出力における語長検
出を２ワードにわたつて行なう（第４図bB）。
次の基本クロツク(2)が入力されたとき、フリツ
プフロツプ１４の内容はフリツプフロツプ１６に
読込まれる（第４図bC）。フリツプフロツプ１６
の内容はさらに次の基本クロツクによつて読出さ
れて、可変長符号化のためにビツト位置の変換さ
れた符号からなる出力データとなる。
プフロツプ１４の内容はフリツプフロツプ１６に
読込まれる（第４図bC）。フリツプフロツプ１６
の内容はさらに次の基本クロツクによつて読出さ
れて、可変長符号化のためにビツト位置の変換さ
れた符号からなる出力データとなる。
制御回路１３は再びマトリクス１１を制御し
て、Ｂの段階で検出された語長情報に基づいて、
Ｃの段階で処理を終つた可変長符号を除く次の可
変長符号の先頭がマトリクス１１の出力における
最上位ビツトに一致するように、固定長符号デー
タを回転させる動作に移行するが、そのときマト
リクスに入力されたデータの語長が併せてカウン
トされる。第４図ｂにおいて、Ｄはこのようなマ
トリクス制御のタイミングを示している。
て、Ｂの段階で検出された語長情報に基づいて、
Ｃの段階で処理を終つた可変長符号を除く次の可
変長符号の先頭がマトリクス１１の出力における
最上位ビツトに一致するように、固定長符号デー
タを回転させる動作に移行するが、そのときマト
リクスに入力されたデータの語長が併せてカウン
トされる。第４図ｂにおいて、Ｄはこのようなマ
トリクス制御のタイミングを示している。
第４図bDに示すマトリクス制御が終つたと
き、マトリクス１１の上位ビツトにおける１ワー
ドの可変長符号データはフリツプフロツプ１５に
読込まれる（第４図ｃ）。フリツプフロツプ１５
の内容はさらにフリツプフロツプ１６に読込ま
れ、フリツプフロツプ１６の内容は次の基本クロ
ツクによつて読出されて、可変長符号化のための
ビツト位置をシフトした符号からなる出力データ
となる。なお上述の各動作の段階におけるマトリ
クス以外の各構成要素の動作もそれぞれ制御回路
１３の制御に従つて行なわれる。
き、マトリクス１１の上位ビツトにおける１ワー
ドの可変長符号データはフリツプフロツプ１５に
読込まれる（第４図ｃ）。フリツプフロツプ１５
の内容はさらにフリツプフロツプ１６に読込ま
れ、フリツプフロツプ１６の内容は次の基本クロ
ツクによつて読出されて、可変長符号化のための
ビツト位置をシフトした符号からなる出力データ
となる。なお上述の各動作の段階におけるマトリ
クス以外の各構成要素の動作もそれぞれ制御回路
１３の制御に従つて行なわれる。
このような動作を繰返すことによつて、第３図
の符号変換回路においては、基本クロツクの２周
期ごとに語長検出を行なつて、２ワードの処理を
行なつている。従つて従来の符号変換回路のよう
に基本クロツクの周期で、マトリクス制御および
語長検出を含むループ動作を完了する必要がな
く、各回路構成素子に対する速度要求が大幅に緩
和される。１回の動作によつて処理されるワード
数ｎが２以上の場合も、同様にして本発明の符号
変換回路を構成することができ、かつｎが大きい
ほど各回路構成素子に対する速度要求の緩和上有
利であることは言うまでもない。
の符号変換回路においては、基本クロツクの２周
期ごとに語長検出を行なつて、２ワードの処理を
行なつている。従つて従来の符号変換回路のよう
に基本クロツクの周期で、マトリクス制御および
語長検出を含むループ動作を完了する必要がな
く、各回路構成素子に対する速度要求が大幅に緩
和される。１回の動作によつて処理されるワード
数ｎが２以上の場合も、同様にして本発明の符号
変換回路を構成することができ、かつｎが大きい
ほど各回路構成素子に対する速度要求の緩和上有
利であることは言うまでもない。
以上説明したように本発明の符号変換回路によ
れば、各回路構成素子に対する速度要求を緩和す
ることができ、従つて高ビツトレートのパルス回
路に使用する場合、特に有利である。
れば、各回路構成素子に対する速度要求を緩和す
ることができ、従つて高ビツトレートのパルス回
路に使用する場合、特に有利である。
第１図は従来の符号変換回路の構成を示すブロ
ツク図、第２図は第１図の符号変換回路における
動作タイミングを説明するための図、第３図は本
発明の符号変換回路の一実施例の構成を示すブロ
ツク図、第４図は第３図の符号変換回路における
動作タイミングを説明するための図である。 １……マトリクス、２……語長検出回路、３…
…加算回路、４，５……フリツプフロツプ、１１
……マトリクス、１２……語長検出回路、１３…
…制御回路、１４，１５，１６……フリツプフロ
ツプ。
ツク図、第２図は第１図の符号変換回路における
動作タイミングを説明するための図、第３図は本
発明の符号変換回路の一実施例の構成を示すブロ
ツク図、第４図は第３図の符号変換回路における
動作タイミングを説明するための図である。 １……マトリクス、２……語長検出回路、３…
…加算回路、４，５……フリツプフロツプ、１１
……マトリクス、１２……語長検出回路、１３…
…制御回路、１４，１５，１６……フリツプフロ
ツプ。
Claims (1)
- １ 固定長符号からなるデータを可変長符号から
なるデータに変換するための回路において、固定
長符号からなる入力データを輪状に回転させて出
力するマトリクスと、該マトリクスの出力におけ
る固定長符号の語長を検出する語長検出回路と、
前記マトリクスの出力を読取るフリツプフロツプ
とを具え、前記語長検出回路における語長検出を
ｎ（ｎは２または２より大きい正の整数）ワード
にわたつて行なうとともに、該語長検出結果に基
づいて前記マトリクスの出力データをその読出し
ごとに固定長符号１ワードずつ一定位置に回転さ
せることを特徴とする符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1726180A JPS56114044A (en) | 1980-02-15 | 1980-02-15 | Code converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1726180A JPS56114044A (en) | 1980-02-15 | 1980-02-15 | Code converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114044A JPS56114044A (en) | 1981-09-08 |
| JPS6229812B2 true JPS6229812B2 (ja) | 1987-06-29 |
Family
ID=11939017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1726180A Granted JPS56114044A (en) | 1980-02-15 | 1980-02-15 | Code converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114044A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04257939A (ja) * | 1991-02-13 | 1992-09-14 | Tokyo Electric Co Ltd | データ処理装置 |
-
1980
- 1980-02-15 JP JP1726180A patent/JPS56114044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114044A (en) | 1981-09-08 |
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