JPS6230067Y2 - - Google Patents
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- JPS6230067Y2 JPS6230067Y2 JP17880178U JP17880178U JPS6230067Y2 JP S6230067 Y2 JPS6230067 Y2 JP S6230067Y2 JP 17880178 U JP17880178 U JP 17880178U JP 17880178 U JP17880178 U JP 17880178U JP S6230067 Y2 JPS6230067 Y2 JP S6230067Y2
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- recording
- tone
- stylus
- musical sound
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- 238000006073 displacement reaction Methods 0.000 claims description 10
- 241001422033 Thestylus Species 0.000 claims description 5
- 239000003550 marker Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 101001043818 Mus musculus Interleukin-31 receptor subunit alpha Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案は、楽音記録装置に関するものであつ
て、詳しくは、基音信号の音程および音長が容易
に識別できるとともに、本位音と変位音も容易に
識別できる楽音記録装置を提供するものである。
て、詳しくは、基音信号の音程および音長が容易
に識別できるとともに、本位音と変位音も容易に
識別できる楽音記録装置を提供するものである。
演奏による楽音信号を分析し、その結果を可視
記録することは、音楽教育における有効な一手段
である。
記録することは、音楽教育における有効な一手段
である。
本考案は、このような記録に適した記録装置を
提供するものであつて、以下、図面を用いて詳細
に説明する。
提供するものであつて、以下、図面を用いて詳細
に説明する。
第1図は、本考案に係る記録装置の概略構成を
示すブロツク図であつて、IN1〜INmは2値化さ
れた基音信号の入力端子、LGCは論理回路、
DRVは駆動回路、P1〜Poは記録用スタイラス、
PRは記録紙である。
示すブロツク図であつて、IN1〜INmは2値化さ
れた基音信号の入力端子、LGCは論理回路、
DRVは駆動回路、P1〜Poは記録用スタイラス、
PRは記録紙である。
入力端子IN1〜INnには、たとえば、先に本願
出願人が出願した特願昭52−43503号(特開昭53
−129082号)明細書に記載された楽器音分析装置
の基音信号出力が印加される。
出願人が出願した特願昭52−43503号(特開昭53
−129082号)明細書に記載された楽器音分析装置
の基音信号出力が印加される。
論理回路LGCとしては、たとえば、第2図に
示すような回路構成を含むものを用いる。すなわ
ち、第2図は、A2からE5までの19個の本位音を
記録する場合の論理回路の一例を示したものであ
る。第2図において、T2〜T5はそれぞれ
2値化信号2〜5の入力端子、TCPはクロ
ツクパルスの入力端子、TMPはメトロノーム信
号等の基準時間に対応したマーカパルスの入力端
子、TLI2〜TLL5は低音部(ヘ音記号部)の5線
のうち最下線を除いた4線の信号の入力端子、
THL1〜THL5は高音部(ト音記号部)の5線信
号の入力端子、IV1〜IV15はインバータ、OR1〜
OR18は負論理で動作するオアゲート、NR1〜NR4
はノアゲート、ANQ,ANはアンドゲート、
TSL0〜TSL19,TSH0〜TSH19はトライステート
ゲート、FFはフリツプフロツプ、TOQ,TO
はフリツプフロツプFFの出力信号に関連した信
号の出力端子、TO0〜TO19は選択された論理信
号の出力端子である。入力端子T2〜T5
は、それぞれ複数のインバータIVの入力端子や
隣接するオアゲートORの隣接する各入力端子に
共通に接続されている。たとえば、端子T2は
インバータIV1,IV2の入力端子およびオアゲート
OR1の一方の入力端子に共通に接続され、端子T
2はオアゲートOR1の他方の入力端子およびオ
アゲートOR2の一方の入力端子に共通に接続さ
れ、端子T3はオアゲートOR2の他方の入力端
子、インバータIV3の入力端子およびオアゲート
OR3の一方の入力端子に共通に接続されている。
クロツクパルス入力端子TCPは、フリツプフロ
ツプFFの入力端子に接続されるとともにアンド
ゲートANQ,ANの各一方の入力端子に接続さ
れている。フリツプフロツプFFのQ出力はアン
ドゲートANQの他方の入力端子に接続されると
ともにノアゲートNR3〜NR4の一方の入力端子お
よびインバータIV15の入力端子に共通に接続さ
れ、出力はアンドゲートANの他方の入力端
子に接続されるとともにノアゲートNR1,NR2の
一方の入力端子およびインバータIV14に共通に接
続されている。マーカパルスの入力端子TMP
は、ノアゲートNR1〜NR4のそれぞれ他方の入力
端子に共通に接続されている。前述のインバータ
IV1〜IV13、オアゲートOR1〜OR18の各出力端子
および5線信号の入力端子TLL2〜TLL5,THL1
〜THL5にはそれぞれに対応したトライステート
ゲートTSL0〜TSL19,TSH0〜TSH10の入力端子
が接続されている。そして、これらトライステー
トゲートTSL,TSHの制御端子にはそれぞれに
対応したノアゲートNR1〜NR4あるいはインバー
タIV14,IV15の出力端子が接続されている。たと
えば、トライステートゲートTSL0の入力端子に
はインバータIV1の出力端子が接続されて制御端
子にはノアゲートNR1の出力端子が接続され、ト
ライステートゲートTSL19の入力端子にはオアゲ
ートOR10の出力端子が接続されて制御端子には
ノアゲートNR3の出力端子が接続され、トライス
テートゲートTSH19の制御端子にはインバータ
IV15の出力端子が接続されて入力端子には5線信
号の入力端子THL5が接続されている。これらト
ライステートゲートTSL,TSHの各出力端子
は、添字の共通するゲート毎に共通に接続される
とともに対応した出力端子TO0〜TO19に接続さ
れている。なお、これら共通接続点は、ゲートの
オープン時の電位を固定するためにそれぞれ抵抗
Rを介して接地されている。また、5線信号の入
力端子TLL2〜TLL5,THL1〜THL5は開放され
て論理レベル“H”に保たれている。このように
構成された論理回路LGCと駆動回路DRVとの間
は、20本の論理信号の信号線と2本のクロツクパ
ルスに関連した信号線とで接続されることにな
る。
示すような回路構成を含むものを用いる。すなわ
ち、第2図は、A2からE5までの19個の本位音を
記録する場合の論理回路の一例を示したものであ
る。第2図において、T2〜T5はそれぞれ
2値化信号2〜5の入力端子、TCPはクロ
ツクパルスの入力端子、TMPはメトロノーム信
号等の基準時間に対応したマーカパルスの入力端
子、TLI2〜TLL5は低音部(ヘ音記号部)の5線
のうち最下線を除いた4線の信号の入力端子、
THL1〜THL5は高音部(ト音記号部)の5線信
号の入力端子、IV1〜IV15はインバータ、OR1〜
OR18は負論理で動作するオアゲート、NR1〜NR4
はノアゲート、ANQ,ANはアンドゲート、
TSL0〜TSL19,TSH0〜TSH19はトライステート
ゲート、FFはフリツプフロツプ、TOQ,TO
はフリツプフロツプFFの出力信号に関連した信
号の出力端子、TO0〜TO19は選択された論理信
号の出力端子である。入力端子T2〜T5
は、それぞれ複数のインバータIVの入力端子や
隣接するオアゲートORの隣接する各入力端子に
共通に接続されている。たとえば、端子T2は
インバータIV1,IV2の入力端子およびオアゲート
OR1の一方の入力端子に共通に接続され、端子T
2はオアゲートOR1の他方の入力端子およびオ
アゲートOR2の一方の入力端子に共通に接続さ
れ、端子T3はオアゲートOR2の他方の入力端
子、インバータIV3の入力端子およびオアゲート
OR3の一方の入力端子に共通に接続されている。
クロツクパルス入力端子TCPは、フリツプフロ
ツプFFの入力端子に接続されるとともにアンド
ゲートANQ,ANの各一方の入力端子に接続さ
れている。フリツプフロツプFFのQ出力はアン
ドゲートANQの他方の入力端子に接続されると
ともにノアゲートNR3〜NR4の一方の入力端子お
よびインバータIV15の入力端子に共通に接続さ
れ、出力はアンドゲートANの他方の入力端
子に接続されるとともにノアゲートNR1,NR2の
一方の入力端子およびインバータIV14に共通に接
続されている。マーカパルスの入力端子TMP
は、ノアゲートNR1〜NR4のそれぞれ他方の入力
端子に共通に接続されている。前述のインバータ
IV1〜IV13、オアゲートOR1〜OR18の各出力端子
および5線信号の入力端子TLL2〜TLL5,THL1
〜THL5にはそれぞれに対応したトライステート
ゲートTSL0〜TSL19,TSH0〜TSH10の入力端子
が接続されている。そして、これらトライステー
トゲートTSL,TSHの制御端子にはそれぞれに
対応したノアゲートNR1〜NR4あるいはインバー
タIV14,IV15の出力端子が接続されている。たと
えば、トライステートゲートTSL0の入力端子に
はインバータIV1の出力端子が接続されて制御端
子にはノアゲートNR1の出力端子が接続され、ト
ライステートゲートTSL19の入力端子にはオアゲ
ートOR10の出力端子が接続されて制御端子には
ノアゲートNR3の出力端子が接続され、トライス
テートゲートTSH19の制御端子にはインバータ
IV15の出力端子が接続されて入力端子には5線信
号の入力端子THL5が接続されている。これらト
ライステートゲートTSL,TSHの各出力端子
は、添字の共通するゲート毎に共通に接続される
とともに対応した出力端子TO0〜TO19に接続さ
れている。なお、これら共通接続点は、ゲートの
オープン時の電位を固定するためにそれぞれ抵抗
Rを介して接地されている。また、5線信号の入
力端子TLL2〜TLL5,THL1〜THL5は開放され
て論理レベル“H”に保たれている。このように
構成された論理回路LGCと駆動回路DRVとの間
は、20本の論理信号の信号線と2本のクロツクパ
ルスに関連した信号線とで接続されることにな
る。
駆動回路DRVは、論理回路LGCから送出され
る出力信号に基づいて記録用スタイラスを駆動す
るものである。第2図のような論理回路LGCを
用いる場合には、20本の論理信号線を介して入力
される20個の論理信号と2本のクロツクパルスに
関連した信号線を介して入力される2個の信号と
で、40本の記録用スタイラスPを20本を一群とす
る群毎に交互に時分割駆動するように構成された
ものを用いる。このような駆動回路DRVにおい
て、時分割駆動の切換時間が記録紙PRの送り速
度に対して充分速いものとすると、実質的に両群
の記録用スタイラスPが同時に記録動作を行なつ
ているように見える。
る出力信号に基づいて記録用スタイラスを駆動す
るものである。第2図のような論理回路LGCを
用いる場合には、20本の論理信号線を介して入力
される20個の論理信号と2本のクロツクパルスに
関連した信号線を介して入力される2個の信号と
で、40本の記録用スタイラスPを20本を一群とす
る群毎に交互に時分割駆動するように構成された
ものを用いる。このような駆動回路DRVにおい
て、時分割駆動の切換時間が記録紙PRの送り速
度に対して充分速いものとすると、実質的に両群
の記録用スタイラスPが同時に記録動作を行なつ
ているように見える。
記録用スタイラスPとしては、放電記録形、感
熱記録形、感圧記録形、静電記録形、レーザビー
ム形等、種々の構成のものを用いることができる
が、本実施例では放電記録形を用いている。すな
わち、本実施例の記録用スタイラスPとしては、
低音部を記録するための20本のスタイラスと高音
部を記録するための20本のスタイラスとが一列に
連続して配列されたものを用いている。
熱記録形、感圧記録形、静電記録形、レーザビー
ム形等、種々の構成のものを用いることができる
が、本実施例では放電記録形を用いている。すな
わち、本実施例の記録用スタイラスPとしては、
低音部を記録するための20本のスタイラスと高音
部を記録するための20本のスタイラスとが一列に
連続して配列されたものを用いている。
このように構成された記録装置の動作について
説明する。
説明する。
第3図は、第2図の回路において、マーカパル
スMPの論理レベルが常に“L”の場合の記録パ
ターン例を示したものである。すなわち、マーカ
パルスMPの論理レベルが“L”であるために、
ノアゲートNR1〜NR4の出力信号の論理レベルは
“H”となり、これらノアゲートNRの出力信号を
制御信号とするトライステートゲートからは各入
力端子に加えられる信号がそのまま送出されるこ
とになる。したがつて、基音に対応した2値化信
号が全く入力されていない場合には、5線のみが
記録されている。この状態を拡大表示すると、第
4図のようになる。第4図において、aは高音部
の記録パターン、bは低音部の記録パターン、c
はクロツクパルス波形、dはマーカパルス波形で
ある。第4図に示すように、低音部と高音部の5
線はクロツクパルスに応じて交互に時分割駆動さ
れるスタイラスにより記録されている。なお、本
実施例では、低音部の5線のうち上部4本しか記
録していないが、これは単なる設計上の理由によ
るものであり、5本を記録するためには各回路を
増設すればよい。一方、このようにマーカパルス
MPが“L”の状態において、基音A2に対応した
論理レベル“L”の2値化信号が入力端子T2
に印加されると、インバータIV1,IV2およびノア
ゲートNR1の出力信号の論理レベルは“H”とな
り、第3図のA2のような3本のスタイラスによ
る基音信号A2の音程および音長に対応した線分
記録が得られる。以下同様に、入力端子T4に
論理レベル“L”の2値化信号が印加されるとイ
ンバータIV7およびノアゲートNR9,NR10の出力
信号の論理レベルが“H”となつて第3図のC4
のような3本のスタイラスによる基音信号C4の
音程および音長に対応した線分記録が得られ、入
力端子T5に論理レベル“L”の2値化信号が
印加されるとノアゲートNR18およびインバータ
IV12,IV13の出力信号の論理レベルが“H”とな
つて第3図E5のような3本のスタイラスによる
基音信号E5の音程および音長に対応した線分記
録が得られる。
スMPの論理レベルが常に“L”の場合の記録パ
ターン例を示したものである。すなわち、マーカ
パルスMPの論理レベルが“L”であるために、
ノアゲートNR1〜NR4の出力信号の論理レベルは
“H”となり、これらノアゲートNRの出力信号を
制御信号とするトライステートゲートからは各入
力端子に加えられる信号がそのまま送出されるこ
とになる。したがつて、基音に対応した2値化信
号が全く入力されていない場合には、5線のみが
記録されている。この状態を拡大表示すると、第
4図のようになる。第4図において、aは高音部
の記録パターン、bは低音部の記録パターン、c
はクロツクパルス波形、dはマーカパルス波形で
ある。第4図に示すように、低音部と高音部の5
線はクロツクパルスに応じて交互に時分割駆動さ
れるスタイラスにより記録されている。なお、本
実施例では、低音部の5線のうち上部4本しか記
録していないが、これは単なる設計上の理由によ
るものであり、5本を記録するためには各回路を
増設すればよい。一方、このようにマーカパルス
MPが“L”の状態において、基音A2に対応した
論理レベル“L”の2値化信号が入力端子T2
に印加されると、インバータIV1,IV2およびノア
ゲートNR1の出力信号の論理レベルは“H”とな
り、第3図のA2のような3本のスタイラスによ
る基音信号A2の音程および音長に対応した線分
記録が得られる。以下同様に、入力端子T4に
論理レベル“L”の2値化信号が印加されるとイ
ンバータIV7およびノアゲートNR9,NR10の出力
信号の論理レベルが“H”となつて第3図のC4
のような3本のスタイラスによる基音信号C4の
音程および音長に対応した線分記録が得られ、入
力端子T5に論理レベル“L”の2値化信号が
印加されるとノアゲートNR18およびインバータ
IV12,IV13の出力信号の論理レベルが“H”とな
つて第3図E5のような3本のスタイラスによる
基音信号E5の音程および音長に対応した線分記
録が得られる。
5図は、第2図の回路において、マーカパルス
MPの論理レベルがたとえばメトロノーム信号に
同期してクロツクパルスCPの周期よりも充分長
い時間(数10倍)“L”から“H”に切り換わる
場合を含む記録パターン例を示したものである。
すなわち、マーカパルスMPの論理レベルが
“H”になると、ノアゲートNR1〜NR4の出力信
号の論理レベルは“L”となり、これらノアゲー
トNRの出力信号を制御信号とするトライステー
トゲートの出力信号はオープン状態に固定され、
スタイラスによる記録動作は禁止される。この結
果、マーカパルスMPが“H”になつた期間の記
録は、第5図に示すようにブランクとなり、5線
上にメトロノーム信号を同時に記録することがで
きる。なお、第5図において、高音部の5線の最
上部の線にブランクが現われていないが、これも
設計上の理由によるものである。
MPの論理レベルがたとえばメトロノーム信号に
同期してクロツクパルスCPの周期よりも充分長
い時間(数10倍)“L”から“H”に切り換わる
場合を含む記録パターン例を示したものである。
すなわち、マーカパルスMPの論理レベルが
“H”になると、ノアゲートNR1〜NR4の出力信
号の論理レベルは“L”となり、これらノアゲー
トNRの出力信号を制御信号とするトライステー
トゲートの出力信号はオープン状態に固定され、
スタイラスによる記録動作は禁止される。この結
果、マーカパルスMPが“H”になつた期間の記
録は、第5図に示すようにブランクとなり、5線
上にメトロノーム信号を同時に記録することがで
きる。なお、第5図において、高音部の5線の最
上部の線にブランクが現われていないが、これも
設計上の理由によるものである。
ところで、上記実施例では、いわゆる本位音に
ついて、各基音毎に3本のスタイラスを対応づけ
て記録する例について説明したが、同様な構成で
変位音についても記録パターンを得ることができ
る。この場合、変位音の記録パターンを本位音の
記録パターンと異ならせることによつて、両者の
識別を容易にすることができる。
ついて、各基音毎に3本のスタイラスを対応づけ
て記録する例について説明したが、同様な構成で
変位音についても記録パターンを得ることができ
る。この場合、変位音の記録パターンを本位音の
記録パターンと異ならせることによつて、両者の
識別を容易にすることができる。
第6図は、このような記録パターンの一部を拡
大して示したものであつて、本位音を3本のスタ
イラスで記録し、変位音を2本のスタイラスで記
録する例を示している。
大して示したものであつて、本位音を3本のスタ
イラスで記録し、変位音を2本のスタイラスで記
録する例を示している。
なお、第6図では、本位音と変位音との記録に
関与するスタイラスの数を異ならせているが、記
録パターンを形成するのにあつては、いずれか一
方を連続パターンとし他方を断続パターンとして
もよい。
関与するスタイラスの数を異ならせているが、記
録パターンを形成するのにあつては、いずれか一
方を連続パターンとし他方を断続パターンとして
もよい。
また、上記実施例では、記録用スタイラスによ
り5線も同時に記録する例を示しているが、記録
紙に予め5線が印刷されたものを用いることもで
きる。この場合、各スタイラスの記録紙との接触
面積を大きくして1個の音に1個のスタイラスを
対応づけ、本位音と変位音との識別にあたつて
は、両者の記録パターンの線幅を異ならせたり、
前述のように連続および断続させればよい。
り5線も同時に記録する例を示しているが、記録
紙に予め5線が印刷されたものを用いることもで
きる。この場合、各スタイラスの記録紙との接触
面積を大きくして1個の音に1個のスタイラスを
対応づけ、本位音と変位音との識別にあたつて
は、両者の記録パターンの線幅を異ならせたり、
前述のように連続および断続させればよい。
また、基準時間表示にあたつては、5線と直交
する方向にスタイラスによるドツト記録パターン
を描くようにしてもよい。この場合、前述のブラ
ンク表示を併用することにより、一方で基準時間
を表示し他方で小節線を表示することもできる。
する方向にスタイラスによるドツト記録パターン
を描くようにしてもよい。この場合、前述のブラ
ンク表示を併用することにより、一方で基準時間
を表示し他方で小節線を表示することもできる。
さらに、スタイラスを用いて、ドツトパターン
による楽譜記号を記録することもできる。第7図
はこのような機能を有する装置の一例を示すブロ
ツク図であつて、第1図と同等部分には同一符号
を付している。第7図において、ROMは楽譜記
号発生部、CTLは楽譜記号発生部ROMの読出動
作を制御する制御部である。この楽譜記号発生部
ROMの出力は、論理回路LGCの出力と共通に接
続(ワイヤドオア)されている。このように構成
することにより、必要に応じて所望の楽譜記号を
スタイラスPにより記録することができる。
による楽譜記号を記録することもできる。第7図
はこのような機能を有する装置の一例を示すブロ
ツク図であつて、第1図と同等部分には同一符号
を付している。第7図において、ROMは楽譜記
号発生部、CTLは楽譜記号発生部ROMの読出動
作を制御する制御部である。この楽譜記号発生部
ROMの出力は、論理回路LGCの出力と共通に接
続(ワイヤドオア)されている。このように構成
することにより、必要に応じて所望の楽譜記号を
スタイラスPにより記録することができる。
このようにして得られる記録結果は、5線上の
基音信号の音程に対応した所定の位置にその基音
信号の音長に対応した長さを有しかつ本位音また
は変位音に応じた所定のパターンよりなる線分記
録であり、音程の時間的な変化の状態や各音程が
持続する時間的な長さの状態などを従来の楽譜記
号による表記に比べて直観的に把握識別すること
ができる。
基音信号の音程に対応した所定の位置にその基音
信号の音長に対応した長さを有しかつ本位音また
は変位音に応じた所定のパターンよりなる線分記
録であり、音程の時間的な変化の状態や各音程が
持続する時間的な長さの状態などを従来の楽譜記
号による表記に比べて直観的に把握識別すること
ができる。
また、スタイラスにより基音信号の音程および
音長に対応した線分記録に加えて5線や基準時間
表示記録も同時に行なえるので、記録紙の送り動
作にムラが発生した場合には楽音信号記録と基準
時間表示記録は同時にその影響を受けることから
両者の相対位置関係が変化することはなく、記録
結果の時間関係を正確に読み取ることができる。
音長に対応した線分記録に加えて5線や基準時間
表示記録も同時に行なえるので、記録紙の送り動
作にムラが発生した場合には楽音信号記録と基準
時間表示記録は同時にその影響を受けることから
両者の相対位置関係が変化することはなく、記録
結果の時間関係を正確に読み取ることができる。
以上説明したように、本考案によれば、基音信
号の音程および音長が容易に識別できるととも
に、本位音と変位音も容易に識別できる楽音記録
装置が実現でき、音楽教育などに実用上の効果は
大きい。
号の音程および音長が容易に識別できるととも
に、本位音と変位音も容易に識別できる楽音記録
装置が実現でき、音楽教育などに実用上の効果は
大きい。
第1図は本考案に係る記録装置の概略構成を示
すブロツク図、第2図は本考案に用いる論理回路
の一部を示す回路図、第3図〜第6図は本考案に
係る記録装置による記録パターン例図、第7図は
本考案に係る記録装置の他の概略構成を示すブロ
ツク図である。 IN……2値化基音信号入力端子、LGC……論
理回路、DRV……駆動回路、P……記録用スタ
イラス、PR……記録紙、ROM……楽譜記号発生
部、CTL……制御部。
すブロツク図、第2図は本考案に用いる論理回路
の一部を示す回路図、第3図〜第6図は本考案に
係る記録装置による記録パターン例図、第7図は
本考案に係る記録装置の他の概略構成を示すブロ
ツク図である。 IN……2値化基音信号入力端子、LGC……論
理回路、DRV……駆動回路、P……記録用スタ
イラス、PR……記録紙、ROM……楽譜記号発生
部、CTL……制御部。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 高音部を記録するための複数のスタイラスと
低音部を記録するための複数のスタイラスとが
一列に配列された記録用スタイラスを用い、こ
れら記録用スタイラスを2値化された基音信号
により選択的に駆動して基音信号の音程および
音長に対応した線分記録を得るとともに、本位
音の記録パターンと変位音の記録パターンとを
異ならせたことを特徴とする楽音記録装置。 (2) 各本位音を記録する記録用スタイラスの数と
各変位音を記録する記録用スタイラスの数とを
異ならせたことを特徴とする実用新案登録請求
の範囲第1項記載の楽音記録装置。 (3) 本位音と変位音のうちいずれか一方を連続パ
ターンにより記録し他方を断続パターンにより
記録することを特徴とする実用新案登録請求の
範囲第1項記載の楽音記録装置。 (4) 記録用スタイラスにより楽譜記号を記録する
ことを特徴とする実用新案登録請求の範囲第1
項記載の楽音記録装置。 (5) 記録用スタイラスにより5線を記録すること
を特徴とする実用新案登録請求の範囲第1項記
載の楽音記録装置。 (6) 5線を常時は連続パターンにより表示し、必
要に応じて連続パターンに空白部を設けて基準
時間表示を行なうことを特徴とする実用新案登
録請求の範囲第1項記載の楽音記録装置。 (7) 高音部に対応したスタイラスと低音部に対応
したスタイラスとを記録紙の送り速度に比べて
充分速い切換速度で交互に時分割駆動すること
を特徴とする実用新案登録請求の範囲第1項記
載の楽音記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17880178U JPS6230067Y2 (ja) | 1978-12-22 | 1978-12-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17880178U JPS6230067Y2 (ja) | 1978-12-22 | 1978-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5595190U JPS5595190U (ja) | 1980-07-02 |
| JPS6230067Y2 true JPS6230067Y2 (ja) | 1987-08-01 |
Family
ID=29189620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17880178U Expired JPS6230067Y2 (ja) | 1978-12-22 | 1978-12-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230067Y2 (ja) |
-
1978
- 1978-12-22 JP JP17880178U patent/JPS6230067Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5595190U (ja) | 1980-07-02 |
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