JPS6230384B2 - - Google Patents
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- Publication number
- JPS6230384B2 JPS6230384B2 JP54135533A JP13553379A JPS6230384B2 JP S6230384 B2 JPS6230384 B2 JP S6230384B2 JP 54135533 A JP54135533 A JP 54135533A JP 13553379 A JP13553379 A JP 13553379A JP S6230384 B2 JPS6230384 B2 JP S6230384B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- selection
- output
- gate
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明は例えば論理回路試験装置に用いるた
めの各種の論理波形を生成するための論理波形生
成回路に関する。
めの各種の論理波形を生成するための論理波形生
成回路に関する。
論理回路の機能試験を行う場合、被測定論理回
路にはNRZ（Non Retrun Zero）波形、RZ
（Retrun Zero）波形又はNRZとRZとの排他的論
理和（Ｅ―OR）波形等各種の論理波形を印加し
て試験する必要がある。このため論理波形を生成
するための従来の論理波形生成回路は第１図に示
すように構成されていた。
路にはNRZ（Non Retrun Zero）波形、RZ
（Retrun Zero）波形又はNRZとRZとの排他的論
理和（Ｅ―OR）波形等各種の論理波形を印加し
て試験する必要がある。このため論理波形を生成
するための従来の論理波形生成回路は第１図に示
すように構成されていた。
即ち、生成する論理波形を制御する論理データ
（第２図Ａ）は入力端子１１から整時用Ｄ型フリ
ツプフロツプ１２のデータ端子Ｄに与えられ、端
子１３から整時用クロツク（第２図Ｂ）により整
時され、第２図Ｄに示すような波形がフリツプフ
ロツプ１２の出力端子Ｑから得られる。NRZ波形
として出力する場合は端子１４にNRZ選択信号を
与え、この信号によりゲート１５が開らかれフリ
ツプフロツプ１２の出力端子Ｑに得られた第２図
Ｄの波形がゲート１５を通過し、更にOR回路１
６、極性制御回路１７を順次通じて出力端子１８
に出力される。極性制御回路１７は出力される波
形の極性を反転させるか否かを決定するためのも
ので、例えば排他的論理和回路で構成され、端子
１９からの極性制御信号とOR回路１６の出力と
の排他的論理和がとられる。出力波形の極性を反
転する場合は端子１９に与える極性制御信号を論
理“１”にする。
（第２図Ａ）は入力端子１１から整時用Ｄ型フリ
ツプフロツプ１２のデータ端子Ｄに与えられ、端
子１３から整時用クロツク（第２図Ｂ）により整
時され、第２図Ｄに示すような波形がフリツプフ
ロツプ１２の出力端子Ｑから得られる。NRZ波形
として出力する場合は端子１４にNRZ選択信号を
与え、この信号によりゲート１５が開らかれフリ
ツプフロツプ１２の出力端子Ｑに得られた第２図
Ｄの波形がゲート１５を通過し、更にOR回路１
６、極性制御回路１７を順次通じて出力端子１８
に出力される。極性制御回路１７は出力される波
形の極性を反転させるか否かを決定するためのも
ので、例えば排他的論理和回路で構成され、端子
１９からの極性制御信号とOR回路１６の出力と
の排他的論理和がとられる。出力波形の極性を反
転する場合は端子１９に与える極性制御信号を論
理“１”にする。
端子２１に第２クロツク（第２図Ｃ）が入力さ
れ、この第２クロツクとフリツプフロツプ１２の
出力との論理積がAND回路２２でとられ、第２
図Ｅに示すRZ波形が作られる。このRZ波形は端
子２３にRZ選択信号を与えてゲート２４を開く
と、そのゲート２４を通じてOR回路１６へ供給
され、これが端子１８に得られる。更にフリツプ
フロツプ１２の出力と端子２１の第２クロツクと
の排他的論理和が回路２５でとられ、その出力は
第２図Ｆに示すようになる。このEOR波形は端
子２６に与えられたEOR選択信号によりゲート
２７が開かれてOR回路１６へ供給される。
れ、この第２クロツクとフリツプフロツプ１２の
出力との論理積がAND回路２２でとられ、第２
図Ｅに示すRZ波形が作られる。このRZ波形は端
子２３にRZ選択信号を与えてゲート２４を開く
と、そのゲート２４を通じてOR回路１６へ供給
され、これが端子１８に得られる。更にフリツプ
フロツプ１２の出力と端子２１の第２クロツクと
の排他的論理和が回路２５でとられ、その出力は
第２図Ｆに示すようになる。このEOR波形は端
子２６に与えられたEOR選択信号によりゲート
２７が開かれてOR回路１６へ供給される。
このような論理波形生成回路は例えば第３図に
示すように複数11〜１oが設けられ、これ等より
の論理波形が例えばマイクロプロセツサのような
被試験論理回路２８の対応する入力端子にそれぞ
れ同時に供給され、その時の被試験論理回路２８
の動作が正しく行われるか否かが試験される。こ
の場合、被試験論理回路２８に入力される複数の
入力波形のタイミングが所定の状態でなければな
らない。例えば１つの入力波形のタイミングを１
動作サイクル内で変化させた時の被試験回路２８
の出力がどのようになるかが試験されることがあ
り、試験波形のタイミングは正確でなければなら
ない。
示すように複数11〜１oが設けられ、これ等より
の論理波形が例えばマイクロプロセツサのような
被試験論理回路２８の対応する入力端子にそれぞ
れ同時に供給され、その時の被試験論理回路２８
の動作が正しく行われるか否かが試験される。こ
の場合、被試験論理回路２８に入力される複数の
入力波形のタイミングが所定の状態でなければな
らない。例えば１つの入力波形のタイミングを１
動作サイクル内で変化させた時の被試験回路２８
の出力がどのようになるかが試験されることがあ
り、試験波形のタイミングは正確でなければなら
ない。
しかし第１図に示した論理波形生成回路では生
成される各波形の立上りと立下りや複数の時間の
変化点が同一経路を通過するため、各波形の変化
点の時刻を正確に合わせる回路を挿入することが
できなかつた。つまり例えば各波形の立上り、立
下りはゲートなどの各論理回路のしきい値の変動
により変動するが、その場合立上りと立下りとで
互に逆方向に変動する。このため論理波形生成回
路内に遅延回路を挿入して立上り、立下りの一方
を調整すると、他方は反つてずれが大きくなつて
しまう。
成される各波形の立上りと立下りや複数の時間の
変化点が同一経路を通過するため、各波形の変化
点の時刻を正確に合わせる回路を挿入することが
できなかつた。つまり例えば各波形の立上り、立
下りはゲートなどの各論理回路のしきい値の変動
により変動するが、その場合立上りと立下りとで
互に逆方向に変動する。このため論理波形生成回
路内に遅延回路を挿入して立上り、立下りの一方
を調整すると、他方は反つてずれが大きくなつて
しまう。
この発明の目的はこれ等の欠点を除去するため
各波形の立上り、立ち下りや波形の変化点をそれ
ぞれ独立に時間の調整をすることを可能にした論
理波形生成回路を提供することにある。
各波形の立上り、立ち下りや波形の変化点をそれ
ぞれ独立に時間の調整をすることを可能にした論
理波形生成回路を提供することにある。
第４図はこの発明による論理波形生成回路の一
例を示し、この発明によれば互に逆極性の論理デ
ータが複数の一致選択回路３１〜３６へ供給され
る。例えば入力端子１１からの論理データは入力
ゲート３７に供給されて、正極性の論理データと
負極性の論理データとが出力される。これ等正極
性論理データ及び負極性論理データは一致選択回
路３１〜３６へ供給される。
例を示し、この発明によれば互に逆極性の論理デ
ータが複数の一致選択回路３１〜３６へ供給され
る。例えば入力端子１１からの論理データは入力
ゲート３７に供給されて、正極性の論理データと
負極性の論理データとが出力される。これ等正極
性論理データ及び負極性論理データは一致選択回
路３１〜３６へ供給される。
一致選択回路３１〜３６に対し、論理データの
１サイクル内で異なる点で発生するクロツクが供
給され、これ等クロツクと入力される論理データ
との一致が検出され、かつ選択信号により選択さ
れた時に、その一致検出出力が出力される。一致
選択回路３１〜３６は同一構成とされ、例えば一
致選択回路３１において選択ゲート３８，３９が
設けられ、選択ゲート３８及び３９には入力ゲー
ト３７より正極性の論理データ及び負極性の論理
データがそれぞれ入力される。選択ゲート３８，
３９の出力はワイヤドオアされて一致検出ゲート
４１へ供給され、ゲート４１の出力が一致選択回
路の出力となる。
１サイクル内で異なる点で発生するクロツクが供
給され、これ等クロツクと入力される論理データ
との一致が検出され、かつ選択信号により選択さ
れた時に、その一致検出出力が出力される。一致
選択回路３１〜３６は同一構成とされ、例えば一
致選択回路３１において選択ゲート３８，３９が
設けられ、選択ゲート３８及び３９には入力ゲー
ト３７より正極性の論理データ及び負極性の論理
データがそれぞれ入力される。選択ゲート３８，
３９の出力はワイヤドオアされて一致検出ゲート
４１へ供給され、ゲート４１の出力が一致選択回
路の出力となる。
一致選択回路３１〜３６の各選択ゲート３８及
び３９にそれぞれ端子４２及び４３，４４及び４
５，４６及び４７，４８及び４９，５０及び５
１，５２及び５３から選択信号が印加されると対
応したゲートが開らかれるようにされる。一致選
択回路３１及び３４，３２及び３５，３３及び３
６の各一致検出ゲート４１にそれぞれ端子５４，
５５，５６のクロツクがそれぞれ入力される。従
つて一致選択回路３１〜３６は端子４２〜５３に
与えられる選択信号により選択され、また正極性
及び負極性論理データの一方が選択され、その選
択された一致選択回路において、その選択された
論理データとその一致選択回路に与えられている
クロツクとの一致が一致検出ゲート４１で検出さ
れて、その検出結果が出力される。各クロツクは
生成される論理波形の１サイクルTc内において
必要とされる変化点に対応して選定される。
び３９にそれぞれ端子４２及び４３，４４及び４
５，４６及び４７，４８及び４９，５０及び５
１，５２及び５３から選択信号が印加されると対
応したゲートが開らかれるようにされる。一致選
択回路３１及び３４，３２及び３５，３３及び３
６の各一致検出ゲート４１にそれぞれ端子５４，
５５，５６のクロツクがそれぞれ入力される。従
つて一致選択回路３１〜３６は端子４２〜５３に
与えられる選択信号により選択され、また正極性
及び負極性論理データの一方が選択され、その選
択された一致選択回路において、その選択された
論理データとその一致選択回路に与えられている
クロツクとの一致が一致検出ゲート４１で検出さ
れて、その検出結果が出力される。各クロツクは
生成される論理波形の１サイクルTc内において
必要とされる変化点に対応して選定される。
一致選択回路３１〜３３の出力はOR回路５７
を通じてフリツプフロツプ５８のセツト端子Ｓへ
供給され、一致選択回路３４〜３６の出力はOR
回路５９を通じてフリツプフロツプ６１のリセツ
ト端子Ｒへ供給される。フリツプフロツプ５８の
出力は出力端子６１へ生成論理波形として出力さ
れる。
を通じてフリツプフロツプ５８のセツト端子Ｓへ
供給され、一致選択回路３４〜３６の出力はOR
回路５９を通じてフリツプフロツプ６１のリセツ
ト端子Ｒへ供給される。フリツプフロツプ５８の
出力は出力端子６１へ生成論理波形として出力さ
れる。
一致選択回路３１〜３６とフリツプフロツプ５
８との間の通路の少くとも一つに遅延回路が挿入
される。図示例では一致選択回路３１〜３３と
OR回路５７との間にそれぞれ遅延回路６２〜６
４が直列に挿入され、一致選択回路３４〜３６と
OR回路５９との間に遅延回路６５〜６７が直列
に挿入される。
８との間の通路の少くとも一つに遅延回路が挿入
される。図示例では一致選択回路３１〜３３と
OR回路５７との間にそれぞれ遅延回路６２〜６
４が直列に挿入され、一致選択回路３４〜３６と
OR回路５９との間に遅延回路６５〜６７が直列
に挿入される。
この第４図に示した構成において、入力端子１
１の論理データが第５図Ａ、端子５４，５５，５
６の各クロツクが第５図Ｂ，Ｃ，Ｄに示すような
場合、正極性NRZ波形を生成するには、端子４２
に選択信号を与えて一致選択回路３１の出力でフ
リツプフロツプ５８をセツトし、端子４９に選択
信号を与えて一致選択回路３４の出力でフリツプ
フロツプ５８をリセツトし、第５図Ｅに示すよう
に端子５４のクロツクで立上り、立下る入力論理
データのNRZ波形が出力端子６１に得られる。同
様にして端子４３及び４８に選択信号を与える
と、第５図Ｆに示すように負極性NRZ波形が得ら
れる。
１の論理データが第５図Ａ、端子５４，５５，５
６の各クロツクが第５図Ｂ，Ｃ，Ｄに示すような
場合、正極性NRZ波形を生成するには、端子４２
に選択信号を与えて一致選択回路３１の出力でフ
リツプフロツプ５８をセツトし、端子４９に選択
信号を与えて一致選択回路３４の出力でフリツプ
フロツプ５８をリセツトし、第５図Ｅに示すよう
に端子５４のクロツクで立上り、立下る入力論理
データのNRZ波形が出力端子６１に得られる。同
様にして端子４３及び４８に選択信号を与える
と、第５図Ｆに示すように負極性NRZ波形が得ら
れる。
端子４４及び５２に選択信号を与えて第５図Ｇ
に示す正極性RZ波形が、端子４６及び５０に選
択信号を与えて第５図Ｈに示す負極性RZ波形が
それぞれ得られる。端子４２，４５，４６，４
９，５０及び５１にそれぞれ選択信号を与えて第
５図Ｉに示すEOR波形が得られ、端子４３，４
４，４７，４８，５１，５２に選択信号を与えて
第５図Ｊに示す負極性EORが得られる。
に示す正極性RZ波形が、端子４６及び５０に選
択信号を与えて第５図Ｈに示す負極性RZ波形が
それぞれ得られる。端子４２，４５，４６，４
９，５０及び５１にそれぞれ選択信号を与えて第
５図Ｉに示すEOR波形が得られ、端子４３，４
４，４７，４８，５１，５２に選択信号を与えて
第５図Ｊに示す負極性EORが得られる。
このように端子４２〜５３に選択信号を選択的
に与えることにより各種の論理波形が得られ、し
かもその各波形の立上り、立下りを決定する通路
に遅延回路６２〜６７が挿入されているため、こ
れ等を調整することにより各波形の立上り、立下
りのタイミングを独立に調整することができる。
に与えることにより各種の論理波形が得られ、し
かもその各波形の立上り、立下りを決定する通路
に遅延回路６２〜６７が挿入されているため、こ
れ等を調整することにより各波形の立上り、立下
りのタイミングを独立に調整することができる。
以上説明したようにこの発明による論理波形生
成回路においては生成される論理波形の各変化点
の時刻を独立に調整できるから、論理回路試験装
置において複数の波形生成回路を設け、その各変
化点の相互間の時刻を正確に調整する必要がある
場合著るしく有効である。更に遅延時間を調整す
る回路を外部から制御可能とすることによつてコ
ンピユータ等によつて自動的に調整可能となる。
成回路においては生成される論理波形の各変化点
の時刻を独立に調整できるから、論理回路試験装
置において複数の波形生成回路を設け、その各変
化点の相互間の時刻を正確に調整する必要がある
場合著るしく有効である。更に遅延時間を調整す
る回路を外部から制御可能とすることによつてコ
ンピユータ等によつて自動的に調整可能となる。
一致選択回路は各クロツクについて少くとも一
つは設けられるが、その数及びクロツクの数は要
求される波形により決定される。また要求される
波形によつては一致選択回路内の選択ゲート３
８，３９の一方は省略される。
つは設けられるが、その数及びクロツクの数は要
求される波形により決定される。また要求される
波形によつては一致選択回路内の選択ゲート３
８，３９の一方は省略される。
第１図は従来の論理波形生成回路を示す論理回
路図、第２図は第１図に示した回路の動作を説明
するための波形図、第３図は論理波形生成回路と
被試験論理回路との関係を示すブロツク図、第４
図はこの発明による論理波形生成回路の一例を示
す論理回路図、第５図は第４図における入力論理
データ、クロツク及び出力論理波形の例を示す波
形図である。 １１…論理データ入力端子、３１〜３６…一致
選択回路、３８，３９…選択ゲート、４１…一致
検出用ゲート、４２〜５３…選択信号入力端子、
５４〜５６…クロツク入力端子、６１…出力端
子、６２〜６７…遅延回路。
路図、第２図は第１図に示した回路の動作を説明
するための波形図、第３図は論理波形生成回路と
被試験論理回路との関係を示すブロツク図、第４
図はこの発明による論理波形生成回路の一例を示
す論理回路図、第５図は第４図における入力論理
データ、クロツク及び出力論理波形の例を示す波
形図である。 １１…論理データ入力端子、３１〜３６…一致
選択回路、３８，３９…選択ゲート、４１…一致
検出用ゲート、４２〜５３…選択信号入力端子、
５４〜５６…クロツク入力端子、６１…出力端
子、６２〜６７…遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 論理データが供給され、その正極性のデータ
と負極性のデータとを出力する入力ゲートと、 その正極性データ及び負極性データがそれぞれ
供給され、その一方を選択信号により選択するこ
とができ、出力側が互に接続された選択ゲート対
が複数組設けられた第１選択ゲート対群と、 上記正極性データ及び負極性データがそれぞれ
供給され、その一方を選択信号により選択するこ
とができ、出力側が互に接続された選択ゲート対
が複数組設けられた第２選択ゲート対群と、 上記論理データの１サイクル内の異なる点で発
生する複数のクロツクと上記第１選択ゲート対群
の各出力、また上記第２選択ゲート対群の各出力
とのそれぞれ一致を検出する第１、第２一致検出
ゲート群と、 これら第１、第２一致検出ゲート群の各ゲート
の出力側に挿入された第１、第２遅延回路群と、
その第１遅延回路群の出力によりセツトされ、第
２遅延回路群の出力によりリセツトされ、目的と
する論理波形を出力するフリツプフロツプとより
なる論理波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13553379A JPS5658670A (en) | 1979-10-19 | 1979-10-19 | Logical waveform generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13553379A JPS5658670A (en) | 1979-10-19 | 1979-10-19 | Logical waveform generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658670A JPS5658670A (en) | 1981-05-21 |
| JPS6230384B2 true JPS6230384B2 (ja) | 1987-07-02 |
Family
ID=15153991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13553379A Granted JPS5658670A (en) | 1979-10-19 | 1979-10-19 | Logical waveform generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5658670A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225369A (ja) * | 1983-06-06 | 1984-12-18 | Fujitsu Ltd | 論理回路試験装置 |
| US4652814A (en) * | 1983-06-13 | 1987-03-24 | Hewlett-Packard Company | Circuit testing utilizing data compression and derivative mode vectors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641017B2 (ja) * | 1974-12-28 | 1981-09-25 |
-
1979
- 1979-10-19 JP JP13553379A patent/JPS5658670A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658670A (en) | 1981-05-21 |
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