JPS6230422A

JPS6230422A - オ−バサンプリング変調回路

Info

Publication number: JPS6230422A
Application number: JP16857385A
Authority: JP
Inventors: Kazuto Hirose; 広瀬　和人
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-01
Filing date: 1985-08-01
Publication date: 1987-02-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はいわゆるオーバサンプル形ＡＤ変換器等に使用
されるオーバサンプリング変調回路に係り、特に良好な
信号対量子化雑音比（以下、ＳＺＮ比と称する）を有す
るオーバサンプリング変調回路に関する。

〔発明の背景〕

従来のデルタ・シグマ変調回路を第４図に示す。

第４図において、１は信号入力端子であり、ＡＤ変換に
使用する場合はアナログ信号が加えられ。

ＤＡ変換に使用される場合はディジタル信号が加えられ
る。２は加算器であり、入力信号と変調された出力信号
が減算される。３は加算器であり。

４は１標本分の遅延メモリであり、加算器３とメモリ４
が全体として完全積分器５を構成する。６は比較器等で
構成される量子化器であり、完全積分器５の出力信号を
量子化する。量子化器６と加算器２の間に設けられてい
る帰還ループは、完全積分器５の出力が常に０に近づく
様に作用し、信号入力端子１への入力信号のディジタル
変調が達成される。

上気した従来のデルタ・シグマ変調回路については、「
シングルチャンネルピーシ−エム　コーデック、アイイ
ーイーイージャーナルオプソリッドステエートサーキッ
ツ、ボリュームニスシー１４．ナンバー１，２月、１９
７９Ｊ　（“Ｓｉｎｇｌｅ−ｃｈ’ａｎｎｅｌＰＣＭ　
　Ｃｏｄａｃ”ＩＥＥＥ　　ＪＯＵＲＮＡＬ　ＯＦ　５
ＱＬＩＯ−５ＴＡＴＥＣＩＲＣＵＩＴＳ　ＶＯＬ、５Ｃ
−１４，Ｎｏ、１．　ＦＥＢ、、１９７９）に詳述され
ている。

しかし、上記した従来のデルタ・シグマ変調回路を高精
度なＡＤ変換器やＤＡ変換器に適用しても、満足するＳ
／Ｎ比が得られないという問題点がある。第５図は、上
記した従来のデルタ・シグマ変調回路のＳ／Ｎ特性の一
例を示す図であり、図示する様に入力信号のレベルが低
い領域において、Ｓ／Ｎ比の劣化が著しいことがわかる
。

この様なＳ／Ｎ比の劣化を防止するため、いくつかの方
法が提案されている０例えば、入力信号に直流オフセッ
トを重畳したり、ディザを加えたりする方法が試みられ
ているが、それでも良好なＳ／Ｎ比を得ることは困難で
あった。

〔発明の目的〕

本発明は上気した従来技術の問題点に鑑みなされたもの
で、従来のデルタ・シグマ回路を改良し、良好なＳ／Ｎ
特性を有するオーバサンプリング変調回路を提供するこ
とを目的としている。

〔発明の概要〕

本発明のオーバサンプリング変調回路は、入力信号の周
波数帯域よりも十分に高い標本化周波数で、高分解能の
入力信号を低分解能の出力信号に変換するものであり、
特に、入力信号と帰還信号を加算する第１の演算器と、
第１の演算器の出力を受けて量子化する量子化器と、量
子化器の入出力差をとる第２の演算器と、第２の演算器
の出力を受け、上記帰還信号を形成する、所定の伝達関
数Ｆ（Ｚ）を有する回路とから成り、上記伝達関数Ｆ（
Ｚ）が。

Ｆ（Ｚ）＝　１−（１−Ｚ−’）’ 但し−ｚ−１：ｔ＃Ａ本分遅延ｒ：２以上の整数であることを特徴としている。

〔発明の実施例〕

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。

第１図は本発明の一実施例を示すブロック図であり１図
示する様に量子化器６の人出力差をとる加算器７と所定
の伝達関数Ｆ（Ｚ）を有する回路８とにより、帰還ルー
プが形成されている。

今、量子化器６により加えられる雑音のＺ変換をＮ（Ｚ
）、入力信号のＺ変換をＸ（Ｚ）、出力信号の２変換を
ｙ（ｚ）とおくと、第１図に示すデルタ・シグマ変換回
路の伝達関数は１次の様になる。

ＹＣＺ’）＝Ｘ（Ｚ）＋（１−Ｆ（Ｚ））−Ｎ（Ｚ）−
−−・・・（１）ここで、Ｆ（Ｚ）を、Ｆ（Ｚ）＝１−（１−Ｚ−’）’・・・・・・・・・・
・・・・・・・・・・・・・・（２）とおくと（但し、
ｒは２以上の整数）。

Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ−１）ｒ−Ｎ（ｚ）・−
−−−−（３）となる、ここで　ｚ　＝　ＢＪＩＪ？で
あり、Ｔは標本化周期を表わす。

式（３）は量子化雑音がｒ回微分されて出方信号に付加
されることを示しており、このｒ回の微分によって、低
周波領域の雑音が押圧され、良好なＳ／Ｎ特性を得るこ
とができる。

今、ｒ＝２とすると１式（２）は次の様に、なる。

Ｆ（Ｚ）＝Ｚ−１・（２−Ｚ−１）・・・・・・・・・
・・・・・・・・・・・・（４）従って、式（３）は１
次の様になる。

Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ−１）ｒ・Ｎ（Ｚ）・・
・・・・（５）式（５）から明らかな様に、ｒ＝２の場
合には。

加えられる量子化雑音が２回微分され、良好なＳ／Ｎ特
性が得られることがわかる。

ちなみに、第４図に示す従来のデルタ・シグマ変調回路
の伝達特性は、Ｙ（Ｚ）＝ＸＣＺ”）−Ｚ−’＋（１−Ｚ−”）−Ｎ（
Ｚ）・（６）で与えられ、本発明によれば、雑音が大幅
に減少することがわかる。

第２図は、式（４）に示す伝達関数Ｆ（Ｚ）を有する回
路８の一例を示すブロック図である。図示する様に、回
路８は、１標本分の遅延メモリ８１．８２と、数値２が
格納されている係数メモリ８３と１乗算器８４と、加算
器８５から構成され、伝達関数Ｆ（Ｚ）は式（４）の形
になっている。

回路８には、量子化器６の入出力差、即ち量子化雑音Ｎ
（Ｚ）が加えられる。この雑音Ｎ（Ｚ）が上記式（３）
に示す伝達関数Ｆ　（Ｚ）により、スペクトル整形され
、加算器２において入力信号Ｘ（Ｚ）と加算される。加
算器２の出力は、量子化器６で量子化されて出力される
。即ち、加算器２の出力が正であれば＋１．負であれば
−１が出力される。

以上の様にして変調が行なわれる。

次に、第２図に示す回路を用いて測定されたＳ／Ｎ特性
を第３図に示す。第３図と第５図を比較すれば、明らか
にＳ／Ｎ特性が２０ｄｂ以上改善されていることがわか
る。尚、第３図と第５図に示すＳ／Ｎ特性は、入力信号
の周波数がｌＫＨ２であり。

なる間引きフィルタにて標本化速度を２０４８ＫＨ２か
ら３２ＫＨ２に変換した後に、４ＫＨ２帯域内の雑音を
ノイズとしてＳ／Ｎ特性を測定したものである。

尚、上記の実施例においては、量子化器６の出力が１ビ
ツトである場合について説明したが５本発明はこれに限
定されるものではなく、これを複数ビットにして多値化
すれば、それに応じてＳ／Ｎ特性が向上することは言う
までもない。例えば、ｒ＝２のとき、出力ビットを２ビ
ツトとし、この２ビツトで３値（−１，０，＋１）を表
わす場合には、Ｓ／Ｎはビット当り約６ｄｂ向上する。

また、以上に説明した実施例においては、説明の便宜上
ディジタルシステムの概念により、ブロック図を用いて
説明した。ここで、具体的な回路構成は論理集積回路を
用いて実現できることはもちろん、近年発展の著しいス
イッチ・キャパシタ技術を用いて構成できることは言う
までもない。

〔発明の効果〕

本発明によれば、簡単な構成で良好なＳ／Ｎ特性を有す
る変調回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例中の伝達関数Ｆ（Ｚ）を有する回路
を具体化したブロック図、第３図は本発明のオーバサン
プリング変調回路のＳ／Ｎ特性の一例を示す図、第４図
は従来のデルタ・シグマ変調回路の一例を示すブロック
図、第５図は第４図に示す従来のデルタ・シグマ変調回
路のＳ／Ｎ特性を示す図である。２．３，７，８５・・・加算器、４，８１，８２・・・
メモリ、５・・・完全積分器、６・・・量子化器、８・
・・伝達関数Ｆ（Ｚ）を有する回路、８３・・・計数メ
モリ、８４・・・乗算器。代理人　弁理士　　　秋　　本　　正　　実第１図第２図 “−−＝’；−−−−’″″−“ 第３図第４因第５図入〃しへ・ＪＪ／（ｄｂ）

Claims

【特許請求の範囲】入力信号の周波数帯域よりも十分に高い標本化周波数で
、高分解能の入力信号を低分解能の出力信号に変換する
オーバサンプリング変調回路であって、入力信号と帰還
信号を加算する第１の演算器と、第１の演算器の出力を
受けて量子化する量子化器と、量子化器の入出力差をと
る第２の演算器と、第２の演算器の出力を受け、上記帰
還信号を形成する、所定の伝達関数Ｆ（Ｚ）を有する回
路とから成り、上記伝達関数Ｆ（Ｚ）が、Ｆ（Ｚ）＝１−（１−Ｚ＾−＾１）＾ｒ但し、Ｚ＾−＾１：１標本時間遅延ｒ：２以上の整数、であることを特徴とするオーバサンプリング変調回路。