JPS6230451B2 - - Google Patents
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- JPS6230451B2 JPS6230451B2 JP3227781A JP3227781A JPS6230451B2 JP S6230451 B2 JPS6230451 B2 JP S6230451B2 JP 3227781 A JP3227781 A JP 3227781A JP 3227781 A JP3227781 A JP 3227781A JP S6230451 B2 JPS6230451 B2 JP S6230451B2
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- Japan
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- carry
- adder
- partial
- circuit
- digit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル計算機等に用いられる並列
入力並列出力のデイジタル並列加算器に関する。
入力並列出力のデイジタル並列加算器に関する。
一般的なデイジタル並列加算器は、下位の桁上
げ出力を上位の桁上げ入力として全加算器を順次
接続して構成しているが、この動作速度は最下位
桁から最上位桁までへ至る桁上げ動作の速度で決
まる。従来、高速演算を達成するために、桁上げ
情報だけをCLA（キヤリー・ルツク・アヘツ
ド）回路あるいは桁上げ先見回路などの独立の論
理回路で上位の桁の加算器に送る方法が採られて
いる。ところが、このCLA回路は先見の桁数の
増加とともに急激に回路規模が増大するため、４
桁程度ごとに設けるか、４桁を単位として階層的
に接続することで回路規模の増大を押さえて、速
度改善の程度を妥協せざるを得なかつた。集積回
路として実現する際、特にMOS系の論理素子で
はCLA回路で多数必要となる多入力論理素子の
遅延が大きく、面積も大きくなるため、高速化、
高集積化には問題があつた。
げ出力を上位の桁上げ入力として全加算器を順次
接続して構成しているが、この動作速度は最下位
桁から最上位桁までへ至る桁上げ動作の速度で決
まる。従来、高速演算を達成するために、桁上げ
情報だけをCLA（キヤリー・ルツク・アヘツ
ド）回路あるいは桁上げ先見回路などの独立の論
理回路で上位の桁の加算器に送る方法が採られて
いる。ところが、このCLA回路は先見の桁数の
増加とともに急激に回路規模が増大するため、４
桁程度ごとに設けるか、４桁を単位として階層的
に接続することで回路規模の増大を押さえて、速
度改善の程度を妥協せざるを得なかつた。集積回
路として実現する際、特にMOS系の論理素子で
はCLA回路で多数必要となる多入力論理素子の
遅延が大きく、面積も大きくなるため、高速化、
高集積化には問題があつた。
このような問題を避ける方法として、従来にお
いてもCLAを使わない高速桁上げ法が提案され
ている。これは２進数の演算では、桁上げの値は
“０”か“１”であることを利用して、２つの加
算結果候補を真の桁上げで選択する方法であり、
Conditional Sum AdderとCarry Select Adder
と呼ばれている。前者はｎ桁の加算をlog2n段の
選択と１段の加算で実行できるが、２進木状の
nlog2n個の選択回路と2n個の加算器を要するた
め、回路規模が増大するといつた問題があり、後
者は全体を等しい桁数の部分加算器に分割して、
２種の候補から次次桁上げで選択する構成である
が、CLAを併用しても充分に高速化がはかられ
ない問題がある。
いてもCLAを使わない高速桁上げ法が提案され
ている。これは２進数の演算では、桁上げの値は
“０”か“１”であることを利用して、２つの加
算結果候補を真の桁上げで選択する方法であり、
Conditional Sum AdderとCarry Select Adder
と呼ばれている。前者はｎ桁の加算をlog2n段の
選択と１段の加算で実行できるが、２進木状の
nlog2n個の選択回路と2n個の加算器を要するた
め、回路規模が増大するといつた問題があり、後
者は全体を等しい桁数の部分加算器に分割して、
２種の候補から次次桁上げで選択する構成である
が、CLAを併用しても充分に高速化がはかられ
ない問題がある。
本発明は、下位からの桁上げが“０”と“１”
の場合に対応して予め２つの独立な結果を予測し
て桁上げ速度の高速化をはかる加算器において、
回路規模を小さくしたまゝ、多入力論理素子を使
用せず、動作速度を改善するため、部分加算器内
の遅延と下位の部分加算器から順次伝搬する信号
の遅延が一致するよう各部分加算器の構成を最適
化するもので、以下、図面に従つて詳細に説明す
る。
の場合に対応して予め２つの独立な結果を予測し
て桁上げ速度の高速化をはかる加算器において、
回路規模を小さくしたまゝ、多入力論理素子を使
用せず、動作速度を改善するため、部分加算器内
の遅延と下位の部分加算器から順次伝搬する信号
の遅延が一致するよう各部分加算器の構成を最適
化するもので、以下、図面に従つて詳細に説明す
る。
第１図は本発明の基本原理を示す一実施例で、
２個の部分加算器、即ち最下位１桁の部分加算
器、次が２桁分の部分加算器からなり、計３桁が
並列加算器である。A0、A1、A2およびB0、B1、
B2は３桁の被加数、加数であり、下位からの桁
上げＣINとから和S0、S1、S2と次段への桁上げＣ
OUTを出力する機能を有する。１１，１２，１
５，１６，１９および２０は桁上げ論理回路であ
り、第２図ａに示すごとく、被加数Ａ、加数Ｂ、
桁上げ入力ＣINから ＣOUT＝｛（Ａ∩Ｂ）∪（Ａ∩ＣIN）∪（Ｂ∩ＣI
Ｎ）｝ という桁上げを出力する。１３，１７および２１
は加算回路であり、第２図ｂに示すごとく、被加
数Ａ、加数Ｂ、桁上げ入力Ｃから Ｓ＝ＡＢＣ なる和を出力する。桁上げ論理回路１１および１
５は下位からの桁上げが“１”であるとして対応
の桁の桁上げ候補Ｃ１ ０、Ｃ１ １を出力する。桁上げ論
理回路１９は桁上げ論理回路１５の出力を入力と
して桁上げ候補Ｃ１ ２を出力する。桁上げ論理回路
１２および１６は下位からの桁上げが“０”であ
るとして対応の桁の桁上げ候補Ｃ０ ０、Ｃ０ １を出力す
る。桁上げ論理回路２０は桁上げ論理回路１６の
出力を入力として桁上げ候補Ｃ０ ２を出力する。
２個の部分加算器、即ち最下位１桁の部分加算
器、次が２桁分の部分加算器からなり、計３桁が
並列加算器である。A0、A1、A2およびB0、B1、
B2は３桁の被加数、加数であり、下位からの桁
上げＣINとから和S0、S1、S2と次段への桁上げＣ
OUTを出力する機能を有する。１１，１２，１
５，１６，１９および２０は桁上げ論理回路であ
り、第２図ａに示すごとく、被加数Ａ、加数Ｂ、
桁上げ入力ＣINから ＣOUT＝｛（Ａ∩Ｂ）∪（Ａ∩ＣIN）∪（Ｂ∩ＣI
Ｎ）｝ という桁上げを出力する。１３，１７および２１
は加算回路であり、第２図ｂに示すごとく、被加
数Ａ、加数Ｂ、桁上げ入力Ｃから Ｓ＝ＡＢＣ なる和を出力する。桁上げ論理回路１１および１
５は下位からの桁上げが“１”であるとして対応
の桁の桁上げ候補Ｃ１ ０、Ｃ１ １を出力する。桁上げ論
理回路１９は桁上げ論理回路１５の出力を入力と
して桁上げ候補Ｃ１ ２を出力する。桁上げ論理回路
１２および１６は下位からの桁上げが“０”であ
るとして対応の桁の桁上げ候補Ｃ０ ０、Ｃ０ １を出力す
る。桁上げ論理回路２０は桁上げ論理回路１６の
出力を入力として桁上げ候補Ｃ０ ２を出力する。
１４，１８および２２は選択回路であり、対応
の桁の桁上げ候補が入力され、第２図ｃに示すご
とく、 Ｃ＝（C1∩S）∪（C2∩ＣS） のごとく２つの桁上げ候補の一方を選択し、真の
桁上げを出力する。下位の部分加算器の最上位桁
の真の桁上げは上位の部分加算器の選択回路へ入
力されるように構成されるので、選択回路１４か
らの真の桁上げC0は選択回路１８および２２へ
入力される。また選択回路からの真の桁上げは１
桁上位の加算回路へも入力される。
の桁の桁上げ候補が入力され、第２図ｃに示すご
とく、 Ｃ＝（C1∩S）∪（C2∩ＣS） のごとく２つの桁上げ候補の一方を選択し、真の
桁上げを出力する。下位の部分加算器の最上位桁
の真の桁上げは上位の部分加算器の選択回路へ入
力されるように構成されるので、選択回路１４か
らの真の桁上げC0は選択回路１８および２２へ
入力される。また選択回路からの真の桁上げは１
桁上位の加算回路へも入力される。
以下、説明の便のため、各ブロツクの入力から
出力への遅延時間をすべて同一（Ｔ）とし、選択
回路には遅れはないとして回路動作を時間を追つ
て説明する。
出力への遅延時間をすべて同一（Ｔ）とし、選択
回路には遅れはないとして回路動作を時間を追つ
て説明する。
ｔ＝０：ＣIN、A0、A1、A2、B0、B1、B2
の７つの入力を定める。
ｔ＝Ｔ：和S0、桁上げ候補Ｃ１ ０、Ｃ０ ０が定まり、
さらに真の桁上げC0が求まる。さらには桁上げ
候補Ｃ１ １、Ｃ０ １も求まつている。
さらに真の桁上げC0が求まる。さらには桁上げ
候補Ｃ１ １、Ｃ０ １も求まつている。
ｔ＝2T：ｔ＝ＴでC0、Ｃ１ １、Ｃ０ １が求めつてい
るから、和S1、真の桁上げC1が求まる。またＣ
１ ２、Ｃ０ ２が定まり、C0が定まつているからＣOUTも
定まる。
るから、和S1、真の桁上げC1が求まる。またＣ
１ ２、Ｃ０ ２が定まり、C0が定まつているからＣOUTも
定まる。
ｔ＝3T：C1から和S2が定まる。
即ち、下位からの桁上げＣINが選択回路１４を
切りかえる間に桁上げ候補のＣ１ ０、Ｃ０ ０が求まつて
いて、結果として無駄なく真の桁上げC0が決ま
る。２番目の部分加算で桁上げ候補がＣ１ １→Ｃ１ ２あ
るいはＣ０ １→Ｃ０ ２と順次決まる間に、それと並行し
てＣIN→C0と下位の部分加算器の出力が決ま
り、その結果が同時にＣOUTの出力として定ま
る。これを拡張すると、さらに上位の部分加算器
に３桁（A3……A5、B3……B5）のものを配置する
ことで、６桁目の桁上げC5は次のタイミングつ
まりｔ＝3Tで定まることになる。６桁目の和S5
はさらに次のタイミングでｔ＝4Tとなり、一般
にこの実施例の桁上げ回路のみ２重に用意した部
分加算器を順次拡張すると、｛（ｎ＋１）・ｎ／
２｝桁の加算を（ｎ＋１）Ｔで実行できる。
切りかえる間に桁上げ候補のＣ１ ０、Ｃ０ ０が求まつて
いて、結果として無駄なく真の桁上げC0が決ま
る。２番目の部分加算で桁上げ候補がＣ１ １→Ｃ１ ２あ
るいはＣ０ １→Ｃ０ ２と順次決まる間に、それと並行し
てＣIN→C0と下位の部分加算器の出力が決ま
り、その結果が同時にＣOUTの出力として定ま
る。これを拡張すると、さらに上位の部分加算器
に３桁（A3……A5、B3……B5）のものを配置する
ことで、６桁目の桁上げC5は次のタイミングつ
まりｔ＝3Tで定まることになる。６桁目の和S5
はさらに次のタイミングでｔ＝4Tとなり、一般
にこの実施例の桁上げ回路のみ２重に用意した部
分加算器を順次拡張すると、｛（ｎ＋１）・ｎ／
２｝桁の加算を（ｎ＋１）Ｔで実行できる。
さらに、最上位の部分加算器に桁上げ回路だけ
でなく加算回路も２重に用意したもので桁数がひ
とつ下位の部分加算器と等しいものを配置するこ
とで｛（ｎ＋１）ｎ／２−１｝桁の加算をnTです
ますことができて、さらに効率化できる。
でなく加算回路も２重に用意したもので桁数がひ
とつ下位の部分加算器と等しいものを配置するこ
とで｛（ｎ＋１）ｎ／２−１｝桁の加算をnTです
ますことができて、さらに効率化できる。
第３図は第１図の例を27桁の加算器に拡張した
例を示す。図において、３１〜３６はそれぞれ各
部分加算器における最上位桁の選択回路を示し、
A0、B0〜A26、B26が入力されているブロツクは
それぞれ各桁の２個の桁上げ論理回路を示す。各
部分加算器における最上位桁以外の選択回路と各
桁の加算回路は簡単のために省略されている。第
３図から明らかなように27桁の加算器は７個の部
分加算器からなり、上位の桁に対応する部分加算
器に向い順次大きな桁数の加算を行なう構成とな
つている。
例を示す。図において、３１〜３６はそれぞれ各
部分加算器における最上位桁の選択回路を示し、
A0、B0〜A26、B26が入力されているブロツクは
それぞれ各桁の２個の桁上げ論理回路を示す。各
部分加算器における最上位桁以外の選択回路と各
桁の加算回路は簡単のために省略されている。第
３図から明らかなように27桁の加算器は７個の部
分加算器からなり、上位の桁に対応する部分加算
器に向い順次大きな桁数の加算を行なう構成とな
つている。
動作において、ｔ＝4Tまでについては上述し
た通りである。ｔ＝5Tにおいて、ＣIN→C0→C2
→C5→C9→C14と第３図の縦方向に真の桁上げ
C14が決まり、横方向に桁上げ候補Ｃ１ １５→Ｃ１ １６
→Ｃ
１ １７→Ｃ１ １８→Ｃ１ １９→とＣ０ １５→Ｃ０ １６→
Ｃ０ １７→Ｃ０ １８→Ｃ０ １９と
Ｃ１ １９とＣ０ １９が決まる。ｔ＝6Tにおいて、真の桁
上
げC14によりC15からC19までが一挙に定まり、さ
らに桁上げ候補Ｃ１ ２０、Ｃ０ ２０が定まり、そのまゝ
一
方が真の桁上げC20になる。これと同時に第３図
最下段の部分加算器ではＣ１ ２５からＣ１ ２６およびＣ
０ ２５
からＣ０ ２６が定まる。ｔ＝7Tにおいて、真の桁上
げC15〜C19から和S16〜S20、C20からS21〜S26と下
２段の部分加算器のすべての和が同時に定まる。
このように、桁上げを二次元的に無駄なく上位へ
送つているわけである。回路規模は大部分の部分
加算器が桁上げ回路だけ２倍で、選択回路の増加
を考慮すると従来の最も基本的な順次桁上げ加算
器の２倍にしかならない。
た通りである。ｔ＝5Tにおいて、ＣIN→C0→C2
→C5→C9→C14と第３図の縦方向に真の桁上げ
C14が決まり、横方向に桁上げ候補Ｃ１ １５→Ｃ１ １６
→Ｃ
１ １７→Ｃ１ １８→Ｃ１ １９→とＣ０ １５→Ｃ０ １６→
Ｃ０ １７→Ｃ０ １８→Ｃ０ １９と
Ｃ１ １９とＣ０ １９が決まる。ｔ＝6Tにおいて、真の桁
上
げC14によりC15からC19までが一挙に定まり、さ
らに桁上げ候補Ｃ１ ２０、Ｃ０ ２０が定まり、そのまゝ
一
方が真の桁上げC20になる。これと同時に第３図
最下段の部分加算器ではＣ１ ２５からＣ１ ２６およびＣ
０ ２５
からＣ０ ２６が定まる。ｔ＝7Tにおいて、真の桁上
げC15〜C19から和S16〜S20、C20からS21〜S26と下
２段の部分加算器のすべての和が同時に定まる。
このように、桁上げを二次元的に無駄なく上位へ
送つているわけである。回路規模は大部分の部分
加算器が桁上げ回路だけ２倍で、選択回路の増加
を考慮すると従来の最も基本的な順次桁上げ加算
器の２倍にしかならない。
以上説明したように本加算器は、桁上げ信号を
無駄なく二次元的に上位に送ることができるた
め、小さな回路規模で高速演算ができるという利
点がある。特にMOS系の集積回路に適用する
際、多入力論理素子（３入力以上）を全く必要と
しないことと、素子占有面積をあまり必要としな
いトランスミツシヨンゲートを有効に用いて機能
を実現しうるという点で占有面積の低減がはかれ
ること、および動作の高速化がはかれるという特
徴がある。
無駄なく二次元的に上位に送ることができるた
め、小さな回路規模で高速演算ができるという利
点がある。特にMOS系の集積回路に適用する
際、多入力論理素子（３入力以上）を全く必要と
しないことと、素子占有面積をあまり必要としな
いトランスミツシヨンゲートを有効に用いて機能
を実現しうるという点で占有面積の低減がはかれ
ること、および動作の高速化がはかれるという特
徴がある。
上記の効果を具体的に比較すると次の通りであ
る。桁数をｎとすると、従来の基本的な加算器は
２×ｎ×tpdの速度、回路規模はｎ×〔２桁全加
算器〕となる。４桁のCLA回路を用いたもので
は、（ｌpg4ｎ）×（４・tpd）の速度、回路規模は
約３×ｎ×〔２桁全加算器〕となる。CLA回路を
用いたものは多入力の論理回路を用いざるを得
ず、その速度が通常のものゝ４倍として
（4tpd）とした。又、対数の底は４桁のCLA回路
としたため４となる。これに対し本発明による加
算器では、前にも述べた通り√２・tpdの速
度、2n×〔２桁全加算器〕の回路規模となり、そ
の効果は明らかである。
る。桁数をｎとすると、従来の基本的な加算器は
２×ｎ×tpdの速度、回路規模はｎ×〔２桁全加
算器〕となる。４桁のCLA回路を用いたもので
は、（ｌpg4ｎ）×（４・tpd）の速度、回路規模は
約３×ｎ×〔２桁全加算器〕となる。CLA回路を
用いたものは多入力の論理回路を用いざるを得
ず、その速度が通常のものゝ４倍として
（4tpd）とした。又、対数の底は４桁のCLA回路
としたため４となる。これに対し本発明による加
算器では、前にも述べた通り√２・tpdの速
度、2n×〔２桁全加算器〕の回路規模となり、そ
の効果は明らかである。
本加算回路は、多入力の加算回路、並列乗算器
等にも適用可能であり広くデイジタル計算機シス
テム、通信機システム等にも有効である。
等にも適用可能であり広くデイジタル計算機シス
テム、通信機システム等にも有効である。
第１図は本発明の基本原理を示す３ビツト２入
力加算器のブロツク図、第２図ａ，ｂ，ｃはそれ
ぞれ桁上げ論理回路、加算回路、選択回路とその
論理を示す図、第３図は本発明の一実施例で、27
ビツト２入力加算器のブロツク図である。 １１，１２，１５，１６，１９および２０……
桁上げ論理回路、１３，１７および２１……加算
回路、１４，１８および２２……選択回路。
力加算器のブロツク図、第２図ａ，ｂ，ｃはそれ
ぞれ桁上げ論理回路、加算回路、選択回路とその
論理を示す図、第３図は本発明の一実施例で、27
ビツト２入力加算器のブロツク図である。 １１，１２，１５，１６，１９および２０……
桁上げ論理回路、１３，１７および２１……加算
回路、１４，１８および２２……選択回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個の部分加算器からなり、各部分加算器
は上位の桁に対応する部分加算器に向い順次大き
な桁数の加算を行なう構成を有し、上記各部分加
算器（例えば被加数Ａo……Ａo+n、加数Ｂo……
Ｂo+nの桁の加算を行なう部分加算器）は、下位
に位置する部分加算器からの桁上げがそれぞれ
“０”および“１”であるとして本部分加算器の
各桁の入力（Ａo……Ａo+n、Ｂo……Ｂo+n）から
各桁の桁上げ出力の第１の候補（Ｃ０ ｏ……Ｃ０ ｏ＋ｎ
）
および第２の候補（Ｃ１ ｏ……Ｃ１ ｏ＋ｎ）を求める第
１
および第２の回路と、下位に位置する部分加算器
の最上位桁の真の桁上げ（Ｃo-1）により上記第
１および第２の回路からの桁上げ候補から真の桁
上げ（Ｃo……Ｃo+n）を選択出力する第３の回路
と、各桁の入力（Ａo……Ａo+n、Ｂo……Ｂo+n）
と上記第３の回路からの真の桁上げから和（Ｓo
……Ｓo+n）を求める加算回路とからなることを
特徴とするデイジタル並列加算器。 ２ 特許請求の範囲第１項記載の加算器におい
て、下位の部分加算器の最上位桁の桁上げは
“０”であるとしてＡo……Ａo+n、Ｂo……Ｂo+n
から和の候補Ｓ０ ｏ……Ｓ０ ｏ＋ｎと最上位の桁上げの
候
補Ｃ０ ｏ＋ｎを求める加算回路と、下位からの桁上げ
は“１”であるとしてＡo……Ａo+n、Ｂo……Ｂo
＋ｎからＳ１ ｏ……Ｓ１ ｏ＋ｎとＣ１ ｏ＋ｎを求める加
算回路
と、下位の部分加算器の最上位の桁の真の桁上げ
で和と桁上げの候補から真の和Ｓo……Ｓo+n、真
の桁上げＣo+nを選択する論理回路とから成る部
分加算器を最上位または最上位近くの部分加算器
として有することを特徴とするデイジタル並列加
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227781A JPS57147754A (en) | 1981-03-06 | 1981-03-06 | Digital parallel adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227781A JPS57147754A (en) | 1981-03-06 | 1981-03-06 | Digital parallel adder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147754A JPS57147754A (en) | 1982-09-11 |
| JPS6230451B2 true JPS6230451B2 (ja) | 1987-07-02 |
Family
ID=12354478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227781A Granted JPS57147754A (en) | 1981-03-06 | 1981-03-06 | Digital parallel adder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57147754A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154542A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 乗算装置 |
| JPS6069735A (ja) * | 1983-09-26 | 1985-04-20 | Nec Corp | 加算器 |
| NL8401308A (nl) * | 1984-04-24 | 1985-11-18 | Philips Nv | Voloptelschakeling. |
| US4675838A (en) * | 1984-11-01 | 1987-06-23 | Delaware | Conditional-carry adder for multibit digital computer |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| WO1991000568A1 (en) * | 1989-06-23 | 1991-01-10 | Vlsi Technology, Inc. | Conditional-sum carry structure compiler |
| JPH0561643A (ja) * | 1991-09-03 | 1993-03-12 | Mitsubishi Electric Corp | キヤリールツクアヘツド加算器 |
-
1981
- 1981-03-06 JP JP3227781A patent/JPS57147754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57147754A (en) | 1982-09-11 |
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