JPS6231351B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプリンタ、デイスプレイなどの情報出
力装置、さらに詳しくいえば画素マトリクスで文
字を形成する情報出力装置において、この出力装
置に入力された画素を出力装置側において変換す
ることにより、あるいは出力装置に画素を送信す
る入力装置側において出力画素を変換することに
より、出力装置から出力される画素形文字の品質
を改善する方式に関する。

プリンタ，デイスプレイなどの情報出力装置に
おいて、文字を画素マトリクスで構成する場合、
出力装置に画素を送信する入力装置側の文字メモ
リから出力される画素信号にしたがい、出力装置
では行単位に記録する。あるいは入力装置から出
力装置に入力された信号にしたがい、出力装置側
の文字メモリから出力される画素信号にしたが
い、出力装置では行単位に記録する。ここで行単
位とは文字をｎ行ｍ列のマトリクスで構成する場
合、第１行、第２行、……、第ｎ行の順に記録す
ることを意味する。いずれの場合も、従来は画素
信号と記録部の１ドツトは１対１に対応してお
り、入力装置側、あるいは出力装置側の文字メモ
リの画素マトリクス構成で、文字の記録品質が決
まつてしまう欠点を有していた。また従来の文字
メモリを用いた場合、16×18から24×24程度の画
素マトリクス構成で表現された文字は斜めの画線
のつながりが悪いために文字全体が弱々しい印象
を与え、文字品質が劣るという欠点があつた。第
１図ａは横16×縦18の画素マトリクスで表現され
た従来の記録の例である。

本発明の目的は、入力装置側あるいは出力装置
側の文字パターンメモリは従来のものを用いたま
までハードコピーまたはソフトコピーされる画素
形文字の品質を改善することができる方式を提供
することにある。

前記目的を達成するために本発明による画素形
文字の形成方式は文字メモリの文字パターンに従
い画素マトリツクスで文字を構成する情報出力装
置の画素形文字の形成方式において、前記文字メ
モリから出力される記録画素を遅延素子で遅延さ
せることにより任意の１個の白画素とこの画素の
周囲に隣接する５画素で作られる２×３あるいは
３×２の画素の出力を取り出し前記隣接する５画
素が予め定めておいたパターンと一致するときは
前記任意の１個の画素を黒画素に変換することに
より文字メモリの内容を変形させて文字表示する
ようにしてある。

なおこれら任意の１個の画素を白から黒に変換
するための手段は出力装置側に文字パターンメモ
リがある場合は出力装置側に、また入力装置側に
文字パターンメモリがある場合は入力装置側ある
いは出力装置側に設けられる。

このような方式によれば、出力装置に記録され
る文字品質は改善され本発明の目的を完全に達成
することができる。

以下、本発明をその良好な一実施例について図
面を参照してさらに詳しく説明する。

第２図は本発明による方式を説明するための図
で、画素変換を行なう場合の２×３マトリクスパ
ターンの一例である。それぞれの画素を第２図(h)
のようにＡ，Ｘ，Ｂ，Ｃ，Ｄ，Ｅとする。

そしてこれらの画素があらかじめ定めたパター
ンになつたとき、すなわち図中(a)〜(g)に示す２×
３マトリクスパターンが発生した場合に限り、画
素Ｘに隣接する周囲の５個の画素に基づいて(a)→
（a′），(b)→（b′），……，(g)→（g′）のように
変
換することにより記録される文字品質を改善して
いる。なお図に示す黒丸、白丸はそれぞれ黒画素
と白画素を示す。

第３図は第２図の(a)〜(g)パターンを（a′）〜
（g′）パターンに変換する回路の一実施例であ
る。本実施例回路では遅延素子としてシフトレジ
スタを用いこれにより２×３パターンに相当する
画素６個を取り出している。文字パターンに変換
された２値化画信号は入力端子SGINへ入力さ
れ、シフトレジスタSR１，SR２へクロツクパル
スCPにより転送される。クロツクパルスCPは
SGINへ入力される画信号の伝送速度に等しくな
るように設定してある。また、シフトレジスタ
SR１は１ライン分の画素数相当のビツト数を持
ち、SR２は３画素すなわち３ビツトである。す
なわちシフトレジスタSR１，SR２は２×３マト
リクスパターンの画素Ｘおよび周囲の５画素Ａ，
Ｂ……Ｅを記憶するのに用いる。各レジスタの出
力Ａ，Ｘ，Ｂ，Ｃ，Ｄ，Ｅは下段の論理回路の同
じ参照記号で示す入力に夫々接続される。アンド
回路、オア回路、インバータ等で構成されるこの
下段の論理回路は第２図の(a)〜(b)のパターンが満
たされると、SGOUTから画素Ｘを黒丸にするた
めの出力を発生する。例えば(f)のパターンの場
合、Ｃ，Ｄ，ＢにＨレベルの信号が入いるため
AND２の出力はＨレベルになるのでSGOUTはＨ
レベルとなつてこのパターンの画素Ｘは黒丸とな
る。

第４図は遅延素子としてランダムアクセスメモ
リ（RAM）を用いた場合の回路構成の一例であ
り、第３図の回路と同じく第２図に示される２×
３パターンの変換を行う回路である。１ライン相
当の画素数のメモリ容量を持つRAMを用いるこ
とにより１ライン相当の遅延を行なつて記録部の
２×３パターンに相当する画素６個を取り出して
いる。ラインカウンタLCは、クロツクパルスCP
を１ライン相当計数することにより、RAMのア
ドレスを指定する。なおクロツクパルスCPは
SGINへ入力される画信号の伝送速度に等しく、
RAMのＲ／Ｗ制御、すなわち読出し、書込みの
制御も行なう。SR３，SR４は夫々３ビツトのシ
フトレジスタであり前述の画素Ａ，Ｘ，Ｂ，Ｃ，
Ｄ，Ｅの６画素を出力する。この各レジスタの出
力Ａ，Ｘ，Ｂ，Ｃ，Ｄ，Ｅは第３図の下段に示し
た論理回路と全く同様の回路に入力され、第３図
と同様、パターン変換のための出力がSGOUTか
ら出される。このように第２図に示すパターン変
換を第３図あるいは第４図に示す実施例回路で行
なうことにより第１図ａの文字より品質の秀れた
第１図ｂに示す様な文字記録が得られる。

第５図は２×３画素マトリクス変換パターンの
他の実施例を示すものである。このパターン変換
を例えば第２図あるいは第３図の回路で実現する
には下段の論理回路構成をパターン(a)〜(g)になつ
たとき画素Ｘが出力されるように変更すればよ
い。また第６，７図は３×２画素マトリクス変換
パターンの実施例である。このパターン変換を第
２図、第３図の回路で実現するには上段の回路は
２ライン相当分の画素数のビツトをもつレジスタ
あるいは容量をもつRAMを用い、下段の論理回
路構成もそれに合わせて変更すればよい。

本発明方式は、以上説明したように従来の文字
パターンメモリを用いたままプリンタ、デイスプ
レイなどの情報出力装置、あるいはこの出力装置
の入力装置に簡単な回路を付加するだけで記録の
文字品質の改善を可能としている。

【図面の簡単な説明】

第１図ａは文字メモリから出力される画素形文
字パターンあるいは従来の情報出力装置において
画素マトリクスで構成された文字記録の図、第１
図ｂは本発明のパターン変換を実施した文字記録
の図、第２図は本発明方式を説明するための図
で、画素変換を行なう場合の２×３マトリクスパ
ターンの一例である。第３図、第４図はそれぞれ
第２図のパターン変換を実施するための回路構成
図、第５図、第６図、第７図は本発明のパターン
変換の他の実施例を示す図である。 SR１，SR２…シフトレジスタ、SGIN…２値
化画信号入力、SGOUT…２値化画信号出力、CP
…クロツクパルス、Ｘ，Ａ，Ｂ〜Ｅ…画素、
RAM…ランダムアクセスメモリ、LC…ラインカ
ウンタ。

Claims (1)

【特許請求の範囲】
1. １ 文字メモリの文字パターンに従い画素マトリ
   ツクスで文字を構成する情報出力装置の画素形文
   字の形成方式において、前記文字メモリから出力
   される記録画素を遅延素子で遅延させることによ
   り任意の１個の白画素とこの画素の周囲に隣接す
   る５画素で作られる２×３あるいは３×２の画素
   の出力を取り出し、前記隣接する５画素が予め定
   めておいたパターンと一致するときは前記任意の
   １個の画素を黒画素に変換することにより文字メ
   モリの内容を変形させて文字表示するようにした
   ことを特徴とする画素形文字の形成方式。