JPS6231493B2 - - Google Patents
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- Publication number
- JPS6231493B2 JPS6231493B2 JP53119212A JP11921278A JPS6231493B2 JP S6231493 B2 JPS6231493 B2 JP S6231493B2 JP 53119212 A JP53119212 A JP 53119212A JP 11921278 A JP11921278 A JP 11921278A JP S6231493 B2 JPS6231493 B2 JP S6231493B2
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- Japan
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- layer
- poly
- film
- substrate
- sio
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は高集積（LSI：Ｌarge Ｓcale Ｉ
ntegration）化する半導体装置に係り、特に電極
或いは配線として多結晶シリコン（ポリSi）層を
用いた半導体装置の製造方法に関する。 近年LSI技術の進歩には目ざましいものがあ
り、特にMOS（Metal―Oxide―
Semiconductor）型電界効果トランジスタ
（FET）のLSIではポリSiをゲート電極として用
い、セルフアラインでソース及びドレインを形成
する所謂るSiゲート技術が大きな役割を果してい
る。 しかしさらに高集積化を進めることを考える
と、従来のSiゲート技術では、いくつかの問題点
があり、これらを解決することが是非とも必要で
あつた。 そこで従来のLSI化したｎチヤネルMOSFET
の製造方法を例にとり、第１図ａ〜ｆを参照して
上記問題点を説明する。 先ずｐ型Si基板１を用意し、このｐ型Si基板表
面を選択的に酸化して１μｍ位の酸化Si（SiO2）
膜２を形成する（第１図ａ）。この酸化工程は素
子間を分離する為の工程であり、この酸化膜２を
通常フイールド酸化膜という。またこのフイール
ド酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。 次にフイールド酸化膜２の形成されていない基
板１表面所謂る露出した基板表面を酸化して、後
にゲート酸化膜となる700Å位の薄いSiO2膜３を
形成し、このSiO2膜３上の全面にポリSi層４を例
えば気相成長により3000Å位形成する（第１図
ｂ）。 しかる後ポリSi層４全面に例えば三塩化隣酸
（PoCl3）を拡散源として、約1000℃で約10分間リ
ンを拡散する（第１図ｃ）。このようにして拡散
されたポリSi層４′は比較的低抵抗となり、ゲー
ト電極として用いることが可能となる。 この後不純物ｐをドープしたポリSi層４′上に
選択的にフオトレジスト膜５を形成し、例えばフ
レオンプラズマを用いてポリSi層４′をプラズマ
エツチングしてパターンニングし、後にゲート電
極及び配線となるポリSi層４′を残す（第１図
ｄ）。 次いで前記700Å位の薄いSiO2膜３のソース及
びドレイン領域となる部分を除去しまた上記レジ
スト膜５を除去し、例えばAsイオンを150Kevで
１×1016／cm2位イオン注入し、さらに約1000℃の
N2雰囲気中で約１時間アニールしてｎ型のソー
ス領域６及びドレイン領域７を形成する（第１図
ｅ）。 しかる後比較的厚い例えば１μｍ位のSiO2膜
８を全面に気相成長により形成し、このSiO2膜
８に電気的接触を取る為のコンタクトホールをあ
け、Al層９を選択的に形成し、この上から例え
ばリンがドープされた酸化膜所謂るPSG膜１０を
形成し、このPSG膜１０に電極取り出し部１０ａ
を開口して完了する（第１図ｆ）。 このようにして得られるMOSFETの製造工程
において、ゲート電極として用いたポリSi層４′
はグレインと呼ばれる単結晶の小さな領域が多数
集合して出来たものであるが、このグレインの境
界部で、リンなどの不純物の異常拡散が生じ約
700Åのゲート酸化膜３も通して下のシリコン基
板１にまで達するいわゆるリンのつきぬけ現象が
生じる。又、グレインの境界部では、イオン注入
に対するマスク効果も劣り、第１図ｅのイオン注
入によつてソース領域６及びドレイン領域７を形
成する際にも、部分的にSi基板１中にもAsがイ
オン注入される場合がしばしば生じる。 この様にしてポリSi層あるいはソース領域６及
びドレイン領域７にドープする不純物がゲート電
極４下のSi基板１に導入されると、そのトランジ
スタはデプリーシヨンモードとなり、正常な動作
をしなくなる。 本発明は上記した点に鑑みなされたもので、ポ
リSi層の或いはソース領域及びドレイン領域にド
ープする不純物が電極に導入されないようにした
半導体装置の製造方法を提供するものである。 即ち本発明は、電極或いは配線となるポリSi層
を形成した直後、レーザー光を照射し、その後に
ポリSi層に不純物を拡散する半導体装置の製造方
法を提供するものである。 以下本発明を実施例に基づき、図面を参照して
説明する。第２図ａ〜ｇは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤネル
MOSFETの製造方法に適用した場合の例であ
る。 先ず従来と同様ｐ型Si基板１１を用意し、この
ｐ型Si基板１１を選択的に酸化して１μｍ位のフ
イールド酸化膜１２を形成する（第２図ａ）。 次にフイールド酸化膜１２の形成されていない
基板１１表面所謂る露出した基板表面を酸化し
て、後にゲート酸化膜となる700Å位の薄いSiO2
膜１３を形成する。そしてこのSiO2膜１３上の
全面にポリSi層４を例えば気相成長により3000Å
位形成する（第２図ｂ）。 このようにしてポリSi層４を形成した後、本発
明で特徴とするレーザー光３０を上記ポリSi層４
全面に照射する（第２図ｃ）。ここで用いたレー
ザー光３０はパルスレーザー光で、最大出力10W
のNd―YAGレーザーを用いた。そしてこのNd―
YAGレーザー４１からの出力光３０所謂るレー
ザー光は、第３図のように第１のレンズ４２を介
して反射鏡４３により90度曲げ、第２のレンズ４
４で約40μｍ〜80μｍに絞り、ステージ４５に載
置されたウエハー４６に照射される。さらに上記
ステージ４５をＸ方向およびＹ方向にスキヤンす
ることにより、ポリSi層を形成したウエハー４６
全面に照射できる。またここで用いたパルスレー
ザー光のパルス幅は20nsec〜200nsで、周波数は
5KHz〜30KHzであつた。 このようにしてレーザー光３０をポリSi層１４
に照射した後、従来と同様にポリSi層１４全面に
PoCl3を拡散源として例えば約1000℃で約10分間
リンを拡散する（第２図ｄ）。このようにしてリ
ンが拡散されたポリSi層１４′は比較的低抵抗と
なり、ゲート電極として用いることが可能とな
る。またこの不純物拡散時に前もつてポリSi層に
レーザー光を照射してある為、このポリSi層１
４′及びSiO2膜１３を介してSi基板１１表面に不
純物が導入されることがほとんどない。 これはレーザー光照射時にポリSi層のグレイン
が大きくなり、実質的にグレインとグレインの境
界がほとんどなくなる為、その境界から不純物が
導入されることがほとんどなくなると考えられ
る。 この後不純物（リン）のドープされたポリSi層
１４′上に選択的にフオトレジスト１５を形成
し、例えばフレオンプラズマを用いて、不純物の
ドープされたポリSi層１４′をプラズマエツチン
グしてパターンニングし、後にゲート電極及び配
線となるポリSi層１４′を残す（第１図ｅ）。この
パターンニング時に、ポリSi層１４′が前もつて
レーザー光で照射されている為に、任意のパター
ンニングを行うことができ、従来のように部分的
にポリSi層１４′が残つたり、或いはオーバーエ
ツチングされたりすることがほとんど生じなかつ
た。 次いで前記700Å位の薄いSiO2膜１３のソース
領域及びドレイン領域となる部分を除去し、引き
続き上記フオトレジスト膜１５を除去し、例えば
Asイオンを150Kevで１×1016／cm2位イオン注入
し、さらに約1000℃のN2雰囲気中で約１時間ア
ニールして、ｎ型のソース領域１６及びドレイン
領域１７を形成する（第３図ｆ）。 しかる後、比較的厚い例えば１μｍ位のSiO2
膜１８を全面に気相成長により形成し、この
SiO2膜１８に電気的接触を取る為のコンタクト
ホールをあけ、Al層１９を選択的に形成し、こ
の上から例えばPSG膜２０を形成し、このPSG膜
２０に電極取り出し部２０ａを開口して完了する
（第１図ｇ）。 このようにして得られたMOSFETは、上述し
たようにレーザー光の照射により、従来のように
グレインの境界で異状拡散が生ずるという現象が
起らず、リン拡散及びAsのイオン注入によつて
不純物がゲート酸化膜の下のSi基板まで導入され
る（つきぬけ）という問題がなくなる。その結果
製造工程で生ずる不良の中でこの不純物つきぬけ
に起因した不良は、約1/5以下にまで小さくする
ことができた。 なお上記実施例において、ポリSi層への不純物
導入の手段としてPoCl3によるリンの拡散につい
て説明したが、Asであつても良く、また不純物
導入手段としてイオン注入であつても良い。 また上記実施例では、Si基板としてｐ型を用い
たが、ｎ型であつても良く、この場合拡散する不
純物としてはボロン等を用いる。 さらに上記実施例では、ｎチヤネルMOSFET
について説明したが、CMOSにも応用可能であ
り、またバイポーラトランジスタにも応用可能で
ある。 また上記実施例において、ポリSi層への不純物
導入を全面に行つたが、部分的に行つても良く、
例えばレーザー光照射によるエツチング速度の遅
くなる点を利用して、ゲート電極となる部分に多
くのレーザー光照射を行うようにしても良い。
ntegration）化する半導体装置に係り、特に電極
或いは配線として多結晶シリコン（ポリSi）層を
用いた半導体装置の製造方法に関する。 近年LSI技術の進歩には目ざましいものがあ
り、特にMOS（Metal―Oxide―
Semiconductor）型電界効果トランジスタ
（FET）のLSIではポリSiをゲート電極として用
い、セルフアラインでソース及びドレインを形成
する所謂るSiゲート技術が大きな役割を果してい
る。 しかしさらに高集積化を進めることを考える
と、従来のSiゲート技術では、いくつかの問題点
があり、これらを解決することが是非とも必要で
あつた。 そこで従来のLSI化したｎチヤネルMOSFET
の製造方法を例にとり、第１図ａ〜ｆを参照して
上記問題点を説明する。 先ずｐ型Si基板１を用意し、このｐ型Si基板表
面を選択的に酸化して１μｍ位の酸化Si（SiO2）
膜２を形成する（第１図ａ）。この酸化工程は素
子間を分離する為の工程であり、この酸化膜２を
通常フイールド酸化膜という。またこのフイール
ド酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。 次にフイールド酸化膜２の形成されていない基
板１表面所謂る露出した基板表面を酸化して、後
にゲート酸化膜となる700Å位の薄いSiO2膜３を
形成し、このSiO2膜３上の全面にポリSi層４を例
えば気相成長により3000Å位形成する（第１図
ｂ）。 しかる後ポリSi層４全面に例えば三塩化隣酸
（PoCl3）を拡散源として、約1000℃で約10分間リ
ンを拡散する（第１図ｃ）。このようにして拡散
されたポリSi層４′は比較的低抵抗となり、ゲー
ト電極として用いることが可能となる。 この後不純物ｐをドープしたポリSi層４′上に
選択的にフオトレジスト膜５を形成し、例えばフ
レオンプラズマを用いてポリSi層４′をプラズマ
エツチングしてパターンニングし、後にゲート電
極及び配線となるポリSi層４′を残す（第１図
ｄ）。 次いで前記700Å位の薄いSiO2膜３のソース及
びドレイン領域となる部分を除去しまた上記レジ
スト膜５を除去し、例えばAsイオンを150Kevで
１×1016／cm2位イオン注入し、さらに約1000℃の
N2雰囲気中で約１時間アニールしてｎ型のソー
ス領域６及びドレイン領域７を形成する（第１図
ｅ）。 しかる後比較的厚い例えば１μｍ位のSiO2膜
８を全面に気相成長により形成し、このSiO2膜
８に電気的接触を取る為のコンタクトホールをあ
け、Al層９を選択的に形成し、この上から例え
ばリンがドープされた酸化膜所謂るPSG膜１０を
形成し、このPSG膜１０に電極取り出し部１０ａ
を開口して完了する（第１図ｆ）。 このようにして得られるMOSFETの製造工程
において、ゲート電極として用いたポリSi層４′
はグレインと呼ばれる単結晶の小さな領域が多数
集合して出来たものであるが、このグレインの境
界部で、リンなどの不純物の異常拡散が生じ約
700Åのゲート酸化膜３も通して下のシリコン基
板１にまで達するいわゆるリンのつきぬけ現象が
生じる。又、グレインの境界部では、イオン注入
に対するマスク効果も劣り、第１図ｅのイオン注
入によつてソース領域６及びドレイン領域７を形
成する際にも、部分的にSi基板１中にもAsがイ
オン注入される場合がしばしば生じる。 この様にしてポリSi層あるいはソース領域６及
びドレイン領域７にドープする不純物がゲート電
極４下のSi基板１に導入されると、そのトランジ
スタはデプリーシヨンモードとなり、正常な動作
をしなくなる。 本発明は上記した点に鑑みなされたもので、ポ
リSi層の或いはソース領域及びドレイン領域にド
ープする不純物が電極に導入されないようにした
半導体装置の製造方法を提供するものである。 即ち本発明は、電極或いは配線となるポリSi層
を形成した直後、レーザー光を照射し、その後に
ポリSi層に不純物を拡散する半導体装置の製造方
法を提供するものである。 以下本発明を実施例に基づき、図面を参照して
説明する。第２図ａ〜ｇは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤネル
MOSFETの製造方法に適用した場合の例であ
る。 先ず従来と同様ｐ型Si基板１１を用意し、この
ｐ型Si基板１１を選択的に酸化して１μｍ位のフ
イールド酸化膜１２を形成する（第２図ａ）。 次にフイールド酸化膜１２の形成されていない
基板１１表面所謂る露出した基板表面を酸化し
て、後にゲート酸化膜となる700Å位の薄いSiO2
膜１３を形成する。そしてこのSiO2膜１３上の
全面にポリSi層４を例えば気相成長により3000Å
位形成する（第２図ｂ）。 このようにしてポリSi層４を形成した後、本発
明で特徴とするレーザー光３０を上記ポリSi層４
全面に照射する（第２図ｃ）。ここで用いたレー
ザー光３０はパルスレーザー光で、最大出力10W
のNd―YAGレーザーを用いた。そしてこのNd―
YAGレーザー４１からの出力光３０所謂るレー
ザー光は、第３図のように第１のレンズ４２を介
して反射鏡４３により90度曲げ、第２のレンズ４
４で約40μｍ〜80μｍに絞り、ステージ４５に載
置されたウエハー４６に照射される。さらに上記
ステージ４５をＸ方向およびＹ方向にスキヤンす
ることにより、ポリSi層を形成したウエハー４６
全面に照射できる。またここで用いたパルスレー
ザー光のパルス幅は20nsec〜200nsで、周波数は
5KHz〜30KHzであつた。 このようにしてレーザー光３０をポリSi層１４
に照射した後、従来と同様にポリSi層１４全面に
PoCl3を拡散源として例えば約1000℃で約10分間
リンを拡散する（第２図ｄ）。このようにしてリ
ンが拡散されたポリSi層１４′は比較的低抵抗と
なり、ゲート電極として用いることが可能とな
る。またこの不純物拡散時に前もつてポリSi層に
レーザー光を照射してある為、このポリSi層１
４′及びSiO2膜１３を介してSi基板１１表面に不
純物が導入されることがほとんどない。 これはレーザー光照射時にポリSi層のグレイン
が大きくなり、実質的にグレインとグレインの境
界がほとんどなくなる為、その境界から不純物が
導入されることがほとんどなくなると考えられ
る。 この後不純物（リン）のドープされたポリSi層
１４′上に選択的にフオトレジスト１５を形成
し、例えばフレオンプラズマを用いて、不純物の
ドープされたポリSi層１４′をプラズマエツチン
グしてパターンニングし、後にゲート電極及び配
線となるポリSi層１４′を残す（第１図ｅ）。この
パターンニング時に、ポリSi層１４′が前もつて
レーザー光で照射されている為に、任意のパター
ンニングを行うことができ、従来のように部分的
にポリSi層１４′が残つたり、或いはオーバーエ
ツチングされたりすることがほとんど生じなかつ
た。 次いで前記700Å位の薄いSiO2膜１３のソース
領域及びドレイン領域となる部分を除去し、引き
続き上記フオトレジスト膜１５を除去し、例えば
Asイオンを150Kevで１×1016／cm2位イオン注入
し、さらに約1000℃のN2雰囲気中で約１時間ア
ニールして、ｎ型のソース領域１６及びドレイン
領域１７を形成する（第３図ｆ）。 しかる後、比較的厚い例えば１μｍ位のSiO2
膜１８を全面に気相成長により形成し、この
SiO2膜１８に電気的接触を取る為のコンタクト
ホールをあけ、Al層１９を選択的に形成し、こ
の上から例えばPSG膜２０を形成し、このPSG膜
２０に電極取り出し部２０ａを開口して完了する
（第１図ｇ）。 このようにして得られたMOSFETは、上述し
たようにレーザー光の照射により、従来のように
グレインの境界で異状拡散が生ずるという現象が
起らず、リン拡散及びAsのイオン注入によつて
不純物がゲート酸化膜の下のSi基板まで導入され
る（つきぬけ）という問題がなくなる。その結果
製造工程で生ずる不良の中でこの不純物つきぬけ
に起因した不良は、約1/5以下にまで小さくする
ことができた。 なお上記実施例において、ポリSi層への不純物
導入の手段としてPoCl3によるリンの拡散につい
て説明したが、Asであつても良く、また不純物
導入手段としてイオン注入であつても良い。 また上記実施例では、Si基板としてｐ型を用い
たが、ｎ型であつても良く、この場合拡散する不
純物としてはボロン等を用いる。 さらに上記実施例では、ｎチヤネルMOSFET
について説明したが、CMOSにも応用可能であ
り、またバイポーラトランジスタにも応用可能で
ある。 また上記実施例において、ポリSi層への不純物
導入を全面に行つたが、部分的に行つても良く、
例えばレーザー光照射によるエツチング速度の遅
くなる点を利用して、ゲート電極となる部分に多
くのレーザー光照射を行うようにしても良い。
第１図ａ〜ｆは従来の半導体装置の一つである
ｎチヤネルMOSFETの製造工程を示す工程断面
図、第２図ａ〜ｇは本発明の一実施例としてｎチ
ヤネルMOSFETの製造工程に適用した場合の工
程断面図、第３図は第２図におけるレーザー光を
照射するレーザー装置の概略を示す斜視図であ
る。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリSi
層、１４′：不純物のドープされたポリSi層、１
５：フオトレジスト膜、１６：ソース領域、１
７：ドレイン領域、１８：気相成長により形成し
たSiO2膜、１９：Al層、２０：PSG膜、２０
ａ：電極取り出し部、３０：レーザー光。
ｎチヤネルMOSFETの製造工程を示す工程断面
図、第２図ａ〜ｇは本発明の一実施例としてｎチ
ヤネルMOSFETの製造工程に適用した場合の工
程断面図、第３図は第２図におけるレーザー光を
照射するレーザー装置の概略を示す斜視図であ
る。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリSi
層、１４′：不純物のドープされたポリSi層、１
５：フオトレジスト膜、１６：ソース領域、１
７：ドレイン領域、１８：気相成長により形成し
たSiO2膜、１９：Al層、２０：PSG膜、２０
ａ：電極取り出し部、３０：レーザー光。
Claims (1)
- １ 電極或いは配線となる多結晶シリコン層を用
いて半導体装置を製造するに際し、前記多結晶シ
リコン層を形成した後に、該多結晶シリコン層の
少なくとも一部にレーザー光を照射し、該レーザ
ー光を照射した多結晶シリコン層の少なくとも一
部に不純物をドープし、該不純物をドープした多
結晶シリコン層をパターンニングすることを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921278A JPS5546521A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
| US06/077,272 US4267011A (en) | 1978-09-29 | 1979-09-20 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921278A JPS5546521A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5546521A JPS5546521A (en) | 1980-04-01 |
| JPS6231493B2 true JPS6231493B2 (ja) | 1987-07-08 |
Family
ID=14755706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11921278A Granted JPS5546521A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5546521A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643613B2 (ja) * | 1973-12-03 | 1981-10-14 | ||
| JPS6022502B2 (ja) * | 1976-08-27 | 1985-06-03 | 富士通株式会社 | 半導体装置の製造方法 |
-
1978
- 1978-09-29 JP JP11921278A patent/JPS5546521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5546521A (en) | 1980-04-01 |
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