JPS6152986B2 - - Google Patents
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- JPS6152986B2 JPS6152986B2 JP12262678A JP12262678A JPS6152986B2 JP S6152986 B2 JPS6152986 B2 JP S6152986B2 JP 12262678 A JP12262678 A JP 12262678A JP 12262678 A JP12262678 A JP 12262678A JP S6152986 B2 JPS6152986 B2 JP S6152986B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は高集積（LSI：Ｌarge Ｓcale Ｉ
ntegration）化する半導体装置に係り、特に電極
或いは配線として多結晶シリコン（ポリSi）層を
用いた半導体装置の製造方法に関する。 近年LSI技術の進歩には目ざましいものがあ
り、特にMOS（Metal―Oxide―
Semiconductar）型電界効果トランジスタ
（FET）のLSIではポリSiをゲート電極として用
い、セルフアラインでソース及びドレインを形成
する所謂るSiゲート技術が大きな投割を果してい
る。 しかしさらに高集積化を進めることを考える
と、従来のSiゲート技術では、いくつかの問題点
があり、これを解決することが是非とも必要であ
つた。 そこで従来のLSI化したｎチヤンネル
MOSFETの製造方法を例にとり、第１図ａ〜ｈ
を参照して上記問題点を説明する。 先ずｐ型Si基本１を用意し、このｐ型Si基本表
面を選択的に酸化して１μｍ位の酸化Si（SiO2）
膜２を形成する（第１図ａ）。この酸化工程は素
子間を分離する為の工程であり、この酸化膜２を
通常フイールド酸化膜という。またこのフイール
ド酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。 次にフイールド酸化膜２の形成されていない基
板１表面所謂る露出した基板表面を酸化して後に
ゲート酸化膜となる700Å位の薄いSiO2膜３を形
成し、このSiO2膜３上の全面にポリSi層４を例え
ば気相成長により3000Å位形成する（第１図
ｂ）。 しかる後、このポリSi層４に例えば三塩化燐酸
（POCl3）を拡散源として約1000℃で約10分間リン
（Ｐ）を拡散する（第１図ｃ）。このようにポリSi
層４にリンを拡散すると、第２図の実線に示すよ
うにポリSi層４′の抵抗が20Ω／口位になる。 この後、リンをドープしたポリSi層４′上に選
択的にフオトレジスト膜５を形成し、例えばクレ
オンプラズマを用いて、ポリSi層４′をプラズマ
エツチングしてパターンニングし、後にゲート電
極及び配線となるポリSi層４′を残す（第１図
ｄ）。 次いで、上記レジスト膜５を除去し、例えば上
記エツチングされたポリSi層４′をマスクとし
て、Asイオンを150Kevで１×1015／cm2位イオン
注入し、例えば1000℃のN2雰囲気中で約１時間
アニールし、ソース領域６及びドレイン領域７を
形成する（第１図ｅ）。 このようにしてソース領域６及びドレイン領域
７が形成された後、リンを約１×1021／cm3位含む
SiO2膜所謂るPSG膜８を１μｍ位全面に形成し、
このPSG膜８を1050℃位の温度で20分間熱処理し
てPSG膜表面を溶融所謂るリフロー（Reflow）
する（第１図ｆ）。このリフローによりPSG膜８
の表面がなめらかな面となり、後に形成するAl
層の断切れが少なくなる。 この後、ソース領域６及びドレイン領域７の電
極取り出すためのコンタクトホールを開口し、
Al層９を全面に蒸着により形成し、通常の写真
触刻技術により、Al層９を任意のパターン９
ａ，９ｂに形成する。この後にオーミツク接触を
得る為に、例えば450℃のフオーミングガス
（H2：N2＝10体積％：90体積％）雰囲気中で約10
分間熱処理（シンター）する（第１図ｇ）。 次いで例えば１μｍ位のPSG膜１０を全面に形
成し、このPSG膜１０に電極取り出し部を開口１
０ａして完了する（第１図ｈ）。 このようにしてMOSFETを製造する場合、電
極及び配線となるポリSi層４′の抵抗値は上述し
たように約20Ω／口であり、この抵抗値はリンの
拡散時間によつて変化し、第２図に実線で示した
様になる。この第２図から明らかな様に拡散時間
の増加とともに抵抗は下がるが約20Ω／口以下に
は、下がらない。 これは、ポリSi層中のリンの濃度は固溶度以上
に増えない為である。 またポリSi層はLSIでは信号を伝える配線及び
電極として用いられており、その抵抗は、素子の
動作スピードを下げる為少しでも低減させること
が要求される。 例えばポリSi層の厚さを3000Åの２倍約6000Å
にすると、抵抗は約半分になるが、厚さがますと
パターンニングの際に正確なパターンニングが困
難となり、特に、微細なパタンを形成する工程に
は用いることが出来ない。 本発明は上記した点に鑑みなされたもので、ポ
リSi層の厚さを厚くせずに抵抗を下げて、素子の
動作スピードを向上せしめることの可能な半導体
装置の製造方法を提供するものである。 即ち本発明は、電極或いは配線となる不純物を
ドープしたポリSi層及び半導体基板に金属層を形
成し熱処理した後、ポリSi層にレーザー光を照射
せしめ、ポリSi層の抵抗を下げる半導体装置の製
造方法である。 以下本発明を実施例に基づき、図面を参照して
説明する。第３図ａ〜ｉは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤンネル
MOSFETの製造方法に適用した場合の例であ
る。 先ず従来と同様ｐ型Si基板１１を用意し、この
ｐ型Si基板１１を選択的に酸化して１μｍ位のフ
イールド酸化膜１２を形成する（第３図ａ）。 しかる後、このポリSi層１４に、例えば三塩化
燐酸（POCl3）を拡散源として、約1000℃で約10
分間リン（Ｐ）を拡散する（第３図ｃ）。このよ
うにポリSi層１４にリンを拡散すると、第２図の
実際に示すようにポリSi層１４′の抵抗が20Ω／
口位になる。 この後、リンをドープしたポリSi層１４′上に
選択的にフオトレジスト膜１５を形成し、例えば
クレオンプラズマを用いて、ポリSi層１４′をプ
ラズマエツチングしてパターンニングし、後にゲ
ート電極及び配線となるポリSi層１４′を残す
（第３図ｄ）。 次いで、上記レジスト膜１５を除去し、例えば
上記エツチングされたポリSi層１４′をマスクと
して、Asイオンを150Kevで１×1016／cm2位イオ
ン注入し、例えば1000℃のN2雰囲気中で約１時
間アニールし、ソース領域１６及びドレイン領域
１７を形成する（第３図ｅ）。 このようにしてソース領域１６及びドレイン領
域１７が形成された後、リンを約１×1021／cm3位
含むSiO2膜所謂るPSG膜１８を１μｍ位全面に形
成し、このPSG膜１８を1050℃位の温度で20分間
熱処理してPSG膜表面をリフローする（第３図
ｆ）。このリフローすることにより、PSG膜１８
の表面がなめらかな面となり、後に形成するAl
層の断切れが少なくなる。 この後、ソース領域１６及びドレイン領域１７
の電極取り出すためのコンタクトホールを開口
し、Al層１９を全面に蒸着により形成し、通常
の写真蝕刻技術により、Al層１９を任意のパタ
ーン１９ａ，１９ｂに形成する。この後にオーミ
ツク接触を得る為に、例えば450℃のフオーミン
グガス（H2：N2＝10体積％：90体積％）雰囲気
中で約10分間熱処理（シンター）する（第３図
ｇ）。 このようにしてAl層１９をパターンニング
し、熱処理した後、このAl層１９ａ，１９ｂ表
面及びPSG膜１８表面上からレーザー光３０を照
射する（第３図ｈ）。すると、レーザー光３０は
パターンニングされたAl層１９ａ，１９ｂ以外
即ちPSG膜１８を介してポリSi層１４′に照射さ
れる。なお、ここで用いたレーザー光３０は、パ
ルスレーザー光で、最大出力10Wの第４図に示す
ようなNd―YAGレーザー装置を用いた。そして
このNd―YAGレーザー装置のレーザー光源４１
からの出力光所謂るレーザー光３０は、第１のレ
ンズ４２を介して反射鏡４３により90度曲げら
れ、そして第２のレンズ４４で約40μｍ〜80μｍ
に絞され、ステージ４５に設置されたウエハー４
６に照射される。さらにステージ４５をＸ方向及
びＹ方向にスキヤンすることにより、上記ポリSi
層を形成したウエハー４６全面に照射できる。ま
たここで用いたパルスレーザー光のパルス幅は20
μsec〜200μsecで、周波数は5KHz〜30KHzであ
つた。このようにしてパターンニングされたAl
層１９ａ，１９ｂをシンターした後に、レーザー
光３０をPSG膜１８を介してポリSi層１４′に照
射することにより、ポリSi層１４′の抵抗は第２
図の点線に示すようにレーザー光３０を照射する
前の1/2位即ち10Ω／口位になり、このポリSi層
１４′のゲート電極或いは配線として用いるのに
良好となる。さらに後述するようにレーザー光３
０の照射をAl層１９ａ，１９ｂのシンター後に
行う為に、レーザー光３０照射後にポリSi層１
４′の抵抗が上昇するということが少ない。 次いで、例えば１μｍ位のPSG膜１０を全面に
形成し、このPSG膜１０に電極取り出し部を開口
１０ａして完了する（第３図ｉ）。 このようにしてMOSFETを製造した場合、ポ
リSi層１４′の抵抗は第２図に点線で示す様に、
レーザー光３０照射前の値にくらべ約半分近くま
で減少していることが分る。 この現象の詳しいメカニズムは末だ解明されて
いないが、レーザー光３０の照射により、電気的
に不活性だつたリンが活性化されると同時に、ポ
リSi層のグレインの構造に変化が生じキヤリヤの
移動度（mobility）も大きくなつたものと考えら
れる。 又ポリSi層（約3000Å）にAsをドープした場
合は最も低い抵抗として約30Ω／口の抵抗が得ら
れるが、これもレーザー光の照射により約半分近
くの値まで更に下げることが出来る。 ただしレーザー光３０照射後、高温熱工程、例
えばAl層のシンターなどが行われると、約1/2に
まで下つたポリ層３０の抵抗が10％以上増加す
る。これは素子の動作スピードを約10％以上遅く
する結果となる。本発明によればAl層のシンタ
ー終了後に、レーザー光照射を行う為、ポリSi層
の抵抗は、最初の値の約1/2に下つたままであ
り、ポリSi層を伝える。信号の伝幡速度は従来例
にくらべて約２倍となる。 又、抵抗を下げる為に、ポリSi層の厚さを増加
する必要がない為、ポリSi層の微細加工上の問題
もないほど、優れた特徴を有する。 又、第５図に示した様に、ポリSi層の抵抗は、
レーザー光の出力パワーによつて連続的変化させ
ることが出来る。 従つて、出来上つたLSIの特性を評価した上
で、ポリSi層の抵抗を適当な値に調整する為、第
５図の結果に従つてレーザー光の出力を調整して
望む特性を得ることも可能である。この応用は、
特にバイポーラ素子を用いたリニア回路などで抵
抗として用いられているポリSiに選択的に照射す
ることにより、特性を調整するのに応用できる。 なお上記実施例ではレーザー光照射工程をAl
層をシンターした後に行つたが、例えば最後の工
程所謂るPSG膜２０を形成した後行つても良い。
またポリSi層３０上に形成する絶縁層はPSG膜に
限ることなくSiO2膜或いはBSG膜（ボロンドー
プSiO2膜）であつても良い。 また上記実施例ではポリSi層への不純物ドープ
の際し、POcl3を拡散源とするリンの拡散につい
て述べたが、不純物としてAsやボロンでも良
く、不純物導入手段として固相拡散やイオン注入
を用いても良い。 さらに上記実施例ではポリSi層への不純物ドー
プを、ソース領域及びドレン領域の形成と別々に
行う場合を示したが、ソース領域及びドレイン領
域の形成の際に同時にポリSi層中に不純物を導入
しても良い。 また上記実施例では、Si基板としてｐ型を用い
たが、ｎ型であつても良く、この場合拡散する不
純物としてはボロン等を用いる。 さらに上記実施例では、ｎチヤンネル
MOSFETについて説明したが、CMOSにも応用
可能であり、またバイポーラトランジスタにも応
用可能である。
ntegration）化する半導体装置に係り、特に電極
或いは配線として多結晶シリコン（ポリSi）層を
用いた半導体装置の製造方法に関する。 近年LSI技術の進歩には目ざましいものがあ
り、特にMOS（Metal―Oxide―
Semiconductar）型電界効果トランジスタ
（FET）のLSIではポリSiをゲート電極として用
い、セルフアラインでソース及びドレインを形成
する所謂るSiゲート技術が大きな投割を果してい
る。 しかしさらに高集積化を進めることを考える
と、従来のSiゲート技術では、いくつかの問題点
があり、これを解決することが是非とも必要であ
つた。 そこで従来のLSI化したｎチヤンネル
MOSFETの製造方法を例にとり、第１図ａ〜ｈ
を参照して上記問題点を説明する。 先ずｐ型Si基本１を用意し、このｐ型Si基本表
面を選択的に酸化して１μｍ位の酸化Si（SiO2）
膜２を形成する（第１図ａ）。この酸化工程は素
子間を分離する為の工程であり、この酸化膜２を
通常フイールド酸化膜という。またこのフイール
ド酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。 次にフイールド酸化膜２の形成されていない基
板１表面所謂る露出した基板表面を酸化して後に
ゲート酸化膜となる700Å位の薄いSiO2膜３を形
成し、このSiO2膜３上の全面にポリSi層４を例え
ば気相成長により3000Å位形成する（第１図
ｂ）。 しかる後、このポリSi層４に例えば三塩化燐酸
（POCl3）を拡散源として約1000℃で約10分間リン
（Ｐ）を拡散する（第１図ｃ）。このようにポリSi
層４にリンを拡散すると、第２図の実線に示すよ
うにポリSi層４′の抵抗が20Ω／口位になる。 この後、リンをドープしたポリSi層４′上に選
択的にフオトレジスト膜５を形成し、例えばクレ
オンプラズマを用いて、ポリSi層４′をプラズマ
エツチングしてパターンニングし、後にゲート電
極及び配線となるポリSi層４′を残す（第１図
ｄ）。 次いで、上記レジスト膜５を除去し、例えば上
記エツチングされたポリSi層４′をマスクとし
て、Asイオンを150Kevで１×1015／cm2位イオン
注入し、例えば1000℃のN2雰囲気中で約１時間
アニールし、ソース領域６及びドレイン領域７を
形成する（第１図ｅ）。 このようにしてソース領域６及びドレイン領域
７が形成された後、リンを約１×1021／cm3位含む
SiO2膜所謂るPSG膜８を１μｍ位全面に形成し、
このPSG膜８を1050℃位の温度で20分間熱処理し
てPSG膜表面を溶融所謂るリフロー（Reflow）
する（第１図ｆ）。このリフローによりPSG膜８
の表面がなめらかな面となり、後に形成するAl
層の断切れが少なくなる。 この後、ソース領域６及びドレイン領域７の電
極取り出すためのコンタクトホールを開口し、
Al層９を全面に蒸着により形成し、通常の写真
触刻技術により、Al層９を任意のパターン９
ａ，９ｂに形成する。この後にオーミツク接触を
得る為に、例えば450℃のフオーミングガス
（H2：N2＝10体積％：90体積％）雰囲気中で約10
分間熱処理（シンター）する（第１図ｇ）。 次いで例えば１μｍ位のPSG膜１０を全面に形
成し、このPSG膜１０に電極取り出し部を開口１
０ａして完了する（第１図ｈ）。 このようにしてMOSFETを製造する場合、電
極及び配線となるポリSi層４′の抵抗値は上述し
たように約20Ω／口であり、この抵抗値はリンの
拡散時間によつて変化し、第２図に実線で示した
様になる。この第２図から明らかな様に拡散時間
の増加とともに抵抗は下がるが約20Ω／口以下に
は、下がらない。 これは、ポリSi層中のリンの濃度は固溶度以上
に増えない為である。 またポリSi層はLSIでは信号を伝える配線及び
電極として用いられており、その抵抗は、素子の
動作スピードを下げる為少しでも低減させること
が要求される。 例えばポリSi層の厚さを3000Åの２倍約6000Å
にすると、抵抗は約半分になるが、厚さがますと
パターンニングの際に正確なパターンニングが困
難となり、特に、微細なパタンを形成する工程に
は用いることが出来ない。 本発明は上記した点に鑑みなされたもので、ポ
リSi層の厚さを厚くせずに抵抗を下げて、素子の
動作スピードを向上せしめることの可能な半導体
装置の製造方法を提供するものである。 即ち本発明は、電極或いは配線となる不純物を
ドープしたポリSi層及び半導体基板に金属層を形
成し熱処理した後、ポリSi層にレーザー光を照射
せしめ、ポリSi層の抵抗を下げる半導体装置の製
造方法である。 以下本発明を実施例に基づき、図面を参照して
説明する。第３図ａ〜ｉは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤンネル
MOSFETの製造方法に適用した場合の例であ
る。 先ず従来と同様ｐ型Si基板１１を用意し、この
ｐ型Si基板１１を選択的に酸化して１μｍ位のフ
イールド酸化膜１２を形成する（第３図ａ）。 しかる後、このポリSi層１４に、例えば三塩化
燐酸（POCl3）を拡散源として、約1000℃で約10
分間リン（Ｐ）を拡散する（第３図ｃ）。このよ
うにポリSi層１４にリンを拡散すると、第２図の
実際に示すようにポリSi層１４′の抵抗が20Ω／
口位になる。 この後、リンをドープしたポリSi層１４′上に
選択的にフオトレジスト膜１５を形成し、例えば
クレオンプラズマを用いて、ポリSi層１４′をプ
ラズマエツチングしてパターンニングし、後にゲ
ート電極及び配線となるポリSi層１４′を残す
（第３図ｄ）。 次いで、上記レジスト膜１５を除去し、例えば
上記エツチングされたポリSi層１４′をマスクと
して、Asイオンを150Kevで１×1016／cm2位イオ
ン注入し、例えば1000℃のN2雰囲気中で約１時
間アニールし、ソース領域１６及びドレイン領域
１７を形成する（第３図ｅ）。 このようにしてソース領域１６及びドレイン領
域１７が形成された後、リンを約１×1021／cm3位
含むSiO2膜所謂るPSG膜１８を１μｍ位全面に形
成し、このPSG膜１８を1050℃位の温度で20分間
熱処理してPSG膜表面をリフローする（第３図
ｆ）。このリフローすることにより、PSG膜１８
の表面がなめらかな面となり、後に形成するAl
層の断切れが少なくなる。 この後、ソース領域１６及びドレイン領域１７
の電極取り出すためのコンタクトホールを開口
し、Al層１９を全面に蒸着により形成し、通常
の写真蝕刻技術により、Al層１９を任意のパタ
ーン１９ａ，１９ｂに形成する。この後にオーミ
ツク接触を得る為に、例えば450℃のフオーミン
グガス（H2：N2＝10体積％：90体積％）雰囲気
中で約10分間熱処理（シンター）する（第３図
ｇ）。 このようにしてAl層１９をパターンニング
し、熱処理した後、このAl層１９ａ，１９ｂ表
面及びPSG膜１８表面上からレーザー光３０を照
射する（第３図ｈ）。すると、レーザー光３０は
パターンニングされたAl層１９ａ，１９ｂ以外
即ちPSG膜１８を介してポリSi層１４′に照射さ
れる。なお、ここで用いたレーザー光３０は、パ
ルスレーザー光で、最大出力10Wの第４図に示す
ようなNd―YAGレーザー装置を用いた。そして
このNd―YAGレーザー装置のレーザー光源４１
からの出力光所謂るレーザー光３０は、第１のレ
ンズ４２を介して反射鏡４３により90度曲げら
れ、そして第２のレンズ４４で約40μｍ〜80μｍ
に絞され、ステージ４５に設置されたウエハー４
６に照射される。さらにステージ４５をＸ方向及
びＹ方向にスキヤンすることにより、上記ポリSi
層を形成したウエハー４６全面に照射できる。ま
たここで用いたパルスレーザー光のパルス幅は20
μsec〜200μsecで、周波数は5KHz〜30KHzであ
つた。このようにしてパターンニングされたAl
層１９ａ，１９ｂをシンターした後に、レーザー
光３０をPSG膜１８を介してポリSi層１４′に照
射することにより、ポリSi層１４′の抵抗は第２
図の点線に示すようにレーザー光３０を照射する
前の1/2位即ち10Ω／口位になり、このポリSi層
１４′のゲート電極或いは配線として用いるのに
良好となる。さらに後述するようにレーザー光３
０の照射をAl層１９ａ，１９ｂのシンター後に
行う為に、レーザー光３０照射後にポリSi層１
４′の抵抗が上昇するということが少ない。 次いで、例えば１μｍ位のPSG膜１０を全面に
形成し、このPSG膜１０に電極取り出し部を開口
１０ａして完了する（第３図ｉ）。 このようにしてMOSFETを製造した場合、ポ
リSi層１４′の抵抗は第２図に点線で示す様に、
レーザー光３０照射前の値にくらべ約半分近くま
で減少していることが分る。 この現象の詳しいメカニズムは末だ解明されて
いないが、レーザー光３０の照射により、電気的
に不活性だつたリンが活性化されると同時に、ポ
リSi層のグレインの構造に変化が生じキヤリヤの
移動度（mobility）も大きくなつたものと考えら
れる。 又ポリSi層（約3000Å）にAsをドープした場
合は最も低い抵抗として約30Ω／口の抵抗が得ら
れるが、これもレーザー光の照射により約半分近
くの値まで更に下げることが出来る。 ただしレーザー光３０照射後、高温熱工程、例
えばAl層のシンターなどが行われると、約1/2に
まで下つたポリ層３０の抵抗が10％以上増加す
る。これは素子の動作スピードを約10％以上遅く
する結果となる。本発明によればAl層のシンタ
ー終了後に、レーザー光照射を行う為、ポリSi層
の抵抗は、最初の値の約1/2に下つたままであ
り、ポリSi層を伝える。信号の伝幡速度は従来例
にくらべて約２倍となる。 又、抵抗を下げる為に、ポリSi層の厚さを増加
する必要がない為、ポリSi層の微細加工上の問題
もないほど、優れた特徴を有する。 又、第５図に示した様に、ポリSi層の抵抗は、
レーザー光の出力パワーによつて連続的変化させ
ることが出来る。 従つて、出来上つたLSIの特性を評価した上
で、ポリSi層の抵抗を適当な値に調整する為、第
５図の結果に従つてレーザー光の出力を調整して
望む特性を得ることも可能である。この応用は、
特にバイポーラ素子を用いたリニア回路などで抵
抗として用いられているポリSiに選択的に照射す
ることにより、特性を調整するのに応用できる。 なお上記実施例ではレーザー光照射工程をAl
層をシンターした後に行つたが、例えば最後の工
程所謂るPSG膜２０を形成した後行つても良い。
またポリSi層３０上に形成する絶縁層はPSG膜に
限ることなくSiO2膜或いはBSG膜（ボロンドー
プSiO2膜）であつても良い。 また上記実施例ではポリSi層への不純物ドープ
の際し、POcl3を拡散源とするリンの拡散につい
て述べたが、不純物としてAsやボロンでも良
く、不純物導入手段として固相拡散やイオン注入
を用いても良い。 さらに上記実施例ではポリSi層への不純物ドー
プを、ソース領域及びドレン領域の形成と別々に
行う場合を示したが、ソース領域及びドレイン領
域の形成の際に同時にポリSi層中に不純物を導入
しても良い。 また上記実施例では、Si基板としてｐ型を用い
たが、ｎ型であつても良く、この場合拡散する不
純物としてはボロン等を用いる。 さらに上記実施例では、ｎチヤンネル
MOSFETについて説明したが、CMOSにも応用
可能であり、またバイポーラトランジスタにも応
用可能である。
第１図ａ〜ｈは従来の半導体装置の一つである
ｎチヤンネルMOSFETの製造工程を示す工程断
面図、第２図はPOcl3からのリンの拡散時間に対
するポリSi層の抵抗変化を示す曲線図で、実線が
従来の場合で、点線が本発明の実施例の場合であ
り、第３図ａ〜ｉは本発明の一実施例としてｎチ
ヤンネルMOSFETの製造工程に適用した場合の
工程断面図、第４図は第３図におけるレーザー光
を照射するレーザー装置の概略を示す斜視図、第
５図はレーザー光の出力に応じてポリSi層の抵抗
変化を示す曲線図である。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリSi
層、１４′：リンがドープされたポリSi層、１
５：フオトレジスト膜、１６：ソース領域、１
７：ドレイン領域、１８：リフローされたPSG
膜、１９ａ及び１９ｂ：パターンニングされた
Al層、２０：PSG膜、２０ａ：電極取り出しの
開口、３０：レーザー光。
ｎチヤンネルMOSFETの製造工程を示す工程断
面図、第２図はPOcl3からのリンの拡散時間に対
するポリSi層の抵抗変化を示す曲線図で、実線が
従来の場合で、点線が本発明の実施例の場合であ
り、第３図ａ〜ｉは本発明の一実施例としてｎチ
ヤンネルMOSFETの製造工程に適用した場合の
工程断面図、第４図は第３図におけるレーザー光
を照射するレーザー装置の概略を示す斜視図、第
５図はレーザー光の出力に応じてポリSi層の抵抗
変化を示す曲線図である。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリSi
層、１４′：リンがドープされたポリSi層、１
５：フオトレジスト膜、１６：ソース領域、１
７：ドレイン領域、１８：リフローされたPSG
膜、１９ａ及び１９ｂ：パターンニングされた
Al層、２０：PSG膜、２０ａ：電極取り出しの
開口、３０：レーザー光。
Claims (1)
- 【特許請求の範囲】 １ 不純物のドープされた多結晶シリコン層を電
極或いは配線として用いる半導体装置を製造する
に際し、前記電極或いは配線として用いられる多
結晶シリコン層及び半導体基板に接続する金属層
を形成して熱処理を行つた後、前記多結晶シリコ
ン層の少なくとも一部にレーザー光を照射するこ
とを特徴とする半導体装置の製造方法。 ２ 金属層としてアルミニウムを用いたことを特
徴とする前記特許請求の範囲第１項記載の製造方
法。 ３ 金属層としてシリコンを含有するアルミニウ
ムを用いたことを特徴とする前記特許請求の範囲
第１項記載の半導体装置の製造方法。 ４ レーザー光の出力を制御し、ポリSi層の抵抗
を制御することを特徴とする前記特許請求の範囲
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12262678A JPS5550640A (en) | 1978-10-06 | 1978-10-06 | Preparation of semiconductor device |
| US06/078,783 US4309224A (en) | 1978-10-06 | 1979-09-25 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12262678A JPS5550640A (en) | 1978-10-06 | 1978-10-06 | Preparation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5550640A JPS5550640A (en) | 1980-04-12 |
| JPS6152986B2 true JPS6152986B2 (ja) | 1986-11-15 |
Family
ID=14840611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12262678A Granted JPS5550640A (en) | 1978-10-06 | 1978-10-06 | Preparation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5550640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257476U (ja) * | 1988-10-21 | 1990-04-25 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
-
1978
- 1978-10-06 JP JP12262678A patent/JPS5550640A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257476U (ja) * | 1988-10-21 | 1990-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5550640A (en) | 1980-04-12 |
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