JPS6231863B2 - - Google Patents
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- JPS6231863B2 JPS6231863B2 JP54129713A JP12971379A JPS6231863B2 JP S6231863 B2 JPS6231863 B2 JP S6231863B2 JP 54129713 A JP54129713 A JP 54129713A JP 12971379 A JP12971379 A JP 12971379A JP S6231863 B2 JPS6231863 B2 JP S6231863B2
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- circuit
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Links
- 238000010586 diagram Methods 0.000 description 4
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Noise Elimination (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は連続的信号から雑音信号を除去する雑
音消去器に関する。
音消去器に関する。
映像を電気信号として取り扱うアナログ型検出
器等のアナログ信号を扱う回路には、デジタル量
を取り扱う装置（特にメモリ）とはいくつかの異
つた特徴を有している。最も大きな点は連続した
信号の相互に、一定の関係を定義づけることを可
能とすることである。いいかえれば一連の連続し
た信号の中ではその前後のアナログ量とはかけ離
れた特異な値を取ることはほとんどない。即ち、
注目する一つの信号のとる値はこの信号の前後の
値から、一定の範囲内の値であると予測すること
が可能となる。従つて、この予測値と、信号の値
とを比較することにより、信号と雑音の区別も可
能となり、信号から雑音を取り除くことが可能と
なる。
器等のアナログ信号を扱う回路には、デジタル量
を取り扱う装置（特にメモリ）とはいくつかの異
つた特徴を有している。最も大きな点は連続した
信号の相互に、一定の関係を定義づけることを可
能とすることである。いいかえれば一連の連続し
た信号の中ではその前後のアナログ量とはかけ離
れた特異な値を取ることはほとんどない。即ち、
注目する一つの信号のとる値はこの信号の前後の
値から、一定の範囲内の値であると予測すること
が可能となる。従つて、この予測値と、信号の値
とを比較することにより、信号と雑音の区別も可
能となり、信号から雑音を取り除くことが可能と
なる。
本発明の目的は、入力信号から雑音を除去して
本来の信号成分を取り出す雑音消去器を提供する
ことにある。
本来の信号成分を取り出す雑音消去器を提供する
ことにある。
本発明によれば、入力信号を所定の周波数で標
本化された信号の連続する第１の信号（電圧をＶ
o-1とする）、第２の信号（電圧をＶoとする）お
よび第３の信号（電圧をＶo+1とする）を比較し
て、 ｜Ｖo−Ｖo-1｜ ≧｜Ｖo-1−Ｖo+1｜＋△Ｖ ……(1) ｜Ｖo−Ｖo+1｜ ≧｜Ｖo-1−Ｖo+1｜＋△Ｖ ……(2) 少くとも(1)式又は(2)式の一方を満足しない時に
第２の信号を出力し、(1)式と(2)式を同時に満足す
る場合には（Ｖo-1＋Ｖo+1）／２となる信号を出
力する雑音消去器を得る。
本化された信号の連続する第１の信号（電圧をＶ
o-1とする）、第２の信号（電圧をＶoとする）お
よび第３の信号（電圧をＶo+1とする）を比較し
て、 ｜Ｖo−Ｖo-1｜ ≧｜Ｖo-1−Ｖo+1｜＋△Ｖ ……(1) ｜Ｖo−Ｖo+1｜ ≧｜Ｖo-1−Ｖo+1｜＋△Ｖ ……(2) 少くとも(1)式又は(2)式の一方を満足しない時に
第２の信号を出力し、(1)式と(2)式を同時に満足す
る場合には（Ｖo-1＋Ｖo+1）／２となる信号を出
力する雑音消去器を得る。
本発明によれば、雑音による誤信号を選び出し
かつ予想される値になおして出力することが可能
となりひいては半導体装置の高い歩留りを得るこ
とができる。
かつ予想される値になおして出力することが可能
となりひいては半導体装置の高い歩留りを得るこ
とができる。
次に、本発明を図面を参照してより詳細に説明
する。
する。
第１図に本発明の一実施例を示す。ここである
時間系列t1，t2……tn-1，tn，tn+1，……に対応
する信号の電圧をV1，V2，Ｖo-1，Ｖo，Ｖo+1…
…とする。
時間系列t1，t2……tn-1，tn，tn+1，……に対応
する信号の電圧をV1，V2，Ｖo-1，Ｖo，Ｖo+1…
…とする。
入力側には電荷結合素子で形成される３つのチ
ヤンネルＡ，Ｂ，Ｃを有している。各チヤンネル
Ａ，Ｂ，Ｃは一導電型の半導体基板に形成され、
それぞれ電圧ＶDDが与えられる他の導電圧の電荷
発生源と、同じく他の導電型の電荷・電圧変換領
域とを有し、これらの間に入力信号INが印加さ
れる電極とクロツク信号φ１，φ２が与えられる
転送電極とが直列に形成されている。チヤンネル
Ａからの出力信号は時刻tnには電圧Ｖo+1の信号
が出力され、同時にチヤンネルＢからは電圧Ｖo
の信号が、チヤンネルＣからは電圧Ｖo-1の信号
がそれぞれ出力されるように転送電極の数が制御
されている。チヤンネルＡとＢとの出力は減算器
M1に加えられて｜Ｖo+1−Ｖo｜の出力を得、チヤ
ンネルＡとＣとの出力は減算器M2に加えられて
｜Ｖo+1−Ｖo-1｜の出力を得、チヤンネルＢとＣ
との出力は減算器M3に加えられて｜Ｖo−Ｖo-1｜
の出力を得ている。減算器M2の出力は加算器＋
であらかじめ設定される電圧△Ｖが加算されて｜
Ｖo+1−Ｖo-1｜＋△Ｖを得る。この加算器＋の出
力と減算器M1の出力とが比較器N1で比較され
て、前述の(2)式を満足しない時に出力をAND回
路Ｐに加える。一方、加算器＋出力と減算器M3
の出力とが比較器N2で比較されて、前述の(1)式
を満足しない時に出力をAND回路Ｐに加える。
これによつて、AND回路Ｐからは(1)式および(2)
式をともに満足しない時に限つて出力が出され
る。AND回路Ｐからの出力はそのままの信号と
反転器Ｑを通した信号とがスイツチ回路Ｒに加え
られ、その結果(1)式又は(2)式を満足する時には時
刻tnの時の信号、すなわち電圧Ｖoを出力outから
出力し、それ以外の時には（Ｖo-1＋Ｖo+1）／２
の電圧をoutに出力する。
ヤンネルＡ，Ｂ，Ｃを有している。各チヤンネル
Ａ，Ｂ，Ｃは一導電型の半導体基板に形成され、
それぞれ電圧ＶDDが与えられる他の導電圧の電荷
発生源と、同じく他の導電型の電荷・電圧変換領
域とを有し、これらの間に入力信号INが印加さ
れる電極とクロツク信号φ１，φ２が与えられる
転送電極とが直列に形成されている。チヤンネル
Ａからの出力信号は時刻tnには電圧Ｖo+1の信号
が出力され、同時にチヤンネルＢからは電圧Ｖo
の信号が、チヤンネルＣからは電圧Ｖo-1の信号
がそれぞれ出力されるように転送電極の数が制御
されている。チヤンネルＡとＢとの出力は減算器
M1に加えられて｜Ｖo+1−Ｖo｜の出力を得、チヤ
ンネルＡとＣとの出力は減算器M2に加えられて
｜Ｖo+1−Ｖo-1｜の出力を得、チヤンネルＢとＣ
との出力は減算器M3に加えられて｜Ｖo−Ｖo-1｜
の出力を得ている。減算器M2の出力は加算器＋
であらかじめ設定される電圧△Ｖが加算されて｜
Ｖo+1−Ｖo-1｜＋△Ｖを得る。この加算器＋の出
力と減算器M1の出力とが比較器N1で比較され
て、前述の(2)式を満足しない時に出力をAND回
路Ｐに加える。一方、加算器＋出力と減算器M3
の出力とが比較器N2で比較されて、前述の(1)式
を満足しない時に出力をAND回路Ｐに加える。
これによつて、AND回路Ｐからは(1)式および(2)
式をともに満足しない時に限つて出力が出され
る。AND回路Ｐからの出力はそのままの信号と
反転器Ｑを通した信号とがスイツチ回路Ｒに加え
られ、その結果(1)式又は(2)式を満足する時には時
刻tnの時の信号、すなわち電圧Ｖoを出力outから
出力し、それ以外の時には（Ｖo-1＋Ｖo+1）／２
の電圧をoutに出力する。
この入出力信号の関係を第２図ａ，ｂ，ｃに示
す。横軸には時刻を、縦軸には電圧をとつてあ
る。電圧は基準1.0として標準化している。第２
図ａは△Ｖとして0V、第２図ｂは△Ｖとして基
準電圧1.0の１割、第２図ｃは△Ｖとして基準電
圧1.0の２割とした時の例で、左図が入力信号、
右図が出力信号である。
す。横軸には時刻を、縦軸には電圧をとつてあ
る。電圧は基準1.0として標準化している。第２
図ａは△Ｖとして0V、第２図ｂは△Ｖとして基
準電圧1.0の１割、第２図ｃは△Ｖとして基準電
圧1.0の２割とした時の例で、左図が入力信号、
右図が出力信号である。
まずはじめに、デイジタル信号が入力された例
を第２図ａに示す。この場合の任意定数△Ｖは
0Vが望ましい。一連の入力信号V1〜V10で前記(1)
式および(2)式を共満足しない時刻t3およびt9での
信号は誤信号と見なしそれぞれt2およびt4での電
圧の平均値、t8およびt10での電圧の平均値が出力
され、右図に示すような整形された信号が得られ
る。次に、アナログ信号が入力された場合には、
任意定数△Ｖの値を変えることにより整形された
信号がどのようにでてくるかを第２図ｂおよび第
２図ｃを例にとり説明する。任意定数△Ｖの値を
基準電圧1.0の１割とした場合には第２図ｂに示
すように、時刻t4およびt7の入力信号が誤信号と
みなされる。また任意定数△Ｖを基準電圧1.0の
２割とした場合には時刻t4での信号だけが誤信号
とみなされる。このように、出力として変化の少
い、なめらかな信号を取り出したい場合には、任
意定数△Ｖは小さい値にする必要がある。勿論任
意定数△Ｖの値として入力信号の最大値を用いれ
ば入力信号はそのまま出力される。
を第２図ａに示す。この場合の任意定数△Ｖは
0Vが望ましい。一連の入力信号V1〜V10で前記(1)
式および(2)式を共満足しない時刻t3およびt9での
信号は誤信号と見なしそれぞれt2およびt4での電
圧の平均値、t8およびt10での電圧の平均値が出力
され、右図に示すような整形された信号が得られ
る。次に、アナログ信号が入力された場合には、
任意定数△Ｖの値を変えることにより整形された
信号がどのようにでてくるかを第２図ｂおよび第
２図ｃを例にとり説明する。任意定数△Ｖの値を
基準電圧1.0の１割とした場合には第２図ｂに示
すように、時刻t4およびt7の入力信号が誤信号と
みなされる。また任意定数△Ｖを基準電圧1.0の
２割とした場合には時刻t4での信号だけが誤信号
とみなされる。このように、出力として変化の少
い、なめらかな信号を取り出したい場合には、任
意定数△Ｖは小さい値にする必要がある。勿論任
意定数△Ｖの値として入力信号の最大値を用いれ
ば入力信号はそのまま出力される。
次に、第３図ａ，ｂに第１図で用いられる、減
算器Ｍ、加算器＋、比較器Ｎ、AND回路Ｐ、反
転器Ｑ、スイツチング回路Ｒの例をそれぞれブロ
ツク１００，２００，３００，４００，５００，
６００に示す。
算器Ｍ、加算器＋、比較器Ｎ、AND回路Ｐ、反
転器Ｑ、スイツチング回路Ｒの例をそれぞれブロ
ツク１００，２００，３００，４００，５００，
６００に示す。
まず、電荷結合素子を用いた減算器の基本的構
成を第４図ａに示し、その動作を第４図ｂおよび
ｃを用いて説明する。基本的構成は一導電型の半
導体基板に２つの他の導電型の領域を設け、これ
ら２つの他の導電型の領域間にはそれぞれ入力信
号が印加される第１および第２の入力電極と常に
一定の高レベル電圧Vstが与えられる２つの電極
と中央に位置しトランスフアーパルスφTが与え
られるトランスフアーゲートとが形成されてい
る。２つの他の導電型領域には２つの直列接続さ
れたMOSFETの共通接続点出力端子１と出力端
子２との電位が与えられ、これら２つの
MOSFETのゲートには互いに位相の異なるクロ
ツクパルスφE、φPが与えられている。
成を第４図ａに示し、その動作を第４図ｂおよび
ｃを用いて説明する。基本的構成は一導電型の半
導体基板に２つの他の導電型の領域を設け、これ
ら２つの他の導電型の領域間にはそれぞれ入力信
号が印加される第１および第２の入力電極と常に
一定の高レベル電圧Vstが与えられる２つの電極
と中央に位置しトランスフアーパルスφTが与え
られるトランスフアーゲートとが形成されてい
る。２つの他の導電型領域には２つの直列接続さ
れたMOSFETの共通接続点出力端子１と出力端
子２との電位が与えられ、これら２つの
MOSFETのゲートには互いに位相の異なるクロ
ツクパルスφE、φPが与えられている。
第４図ｂに各端子に加えるクロツクφE、φP、
φTと入力信号inと出力信号out１，２とのタイミ
ングチヤートを、同図ｃに時刻T1，T2，T3にお
ける各々のゲート下の表面電位を示す。まず、最
初にクロツクφEを印加すると出力端子１、およ
び２は低レベルになり入力電極Vin１およびVin
２を通して常に高レベルVstに保たれている電極
下に電荷がそれぞれ蓄えられる（同図ｃのT1）。
次にクロツクφＰを印加し、出力端子１および２
を高レベルにすると入力電極Vin１およびVin２
を通して電荷が引き抜かれる。この時高レベル
Vstの印加される電極下の表面電位と各々の入力
電極Vin１，Vin２下の表面電位の電位差分の電
荷Q1およびQ2は各々取り残される（同図ｃの
T2）。その後、２つの高レベルVstに保たれた電
極下の蓄積電荷を分離している、トランスフアー
ゲート下の表面電位をトランスフアーパルスφT
で上げることにより、２つの高レベルVstに保た
れた電極下の間を電気的にはつながつた状態とす
る。この時、２つの高レベルVstに保たれた電極
下に蓄えらた電荷Q1およびQ2で２つの電荷量の
差（Q1−Q2）だけ新たに出力端子に取り出される
（同図ｃのT3）。厳密には、取り出される信号Q1
−Q2はトランスフアーゲート下に新たに蓄えら
れる電荷だけ少い値となるが、トランスフアーゲ
ート下の面積を高レベルVstに保たれた電極下の
面積に比して十分小さな値とすることにより無視
しうる値となる。この時２つの出力端子１および
２を結線すると第３図ａにブロツク１００で示し
たように電荷量の差の絶対値｜Q1−Q2｜が得ら
れる。
φTと入力信号inと出力信号out１，２とのタイミ
ングチヤートを、同図ｃに時刻T1，T2，T3にお
ける各々のゲート下の表面電位を示す。まず、最
初にクロツクφEを印加すると出力端子１、およ
び２は低レベルになり入力電極Vin１およびVin
２を通して常に高レベルVstに保たれている電極
下に電荷がそれぞれ蓄えられる（同図ｃのT1）。
次にクロツクφＰを印加し、出力端子１および２
を高レベルにすると入力電極Vin１およびVin２
を通して電荷が引き抜かれる。この時高レベル
Vstの印加される電極下の表面電位と各々の入力
電極Vin１，Vin２下の表面電位の電位差分の電
荷Q1およびQ2は各々取り残される（同図ｃの
T2）。その後、２つの高レベルVstに保たれた電
極下の蓄積電荷を分離している、トランスフアー
ゲート下の表面電位をトランスフアーパルスφT
で上げることにより、２つの高レベルVstに保た
れた電極下の間を電気的にはつながつた状態とす
る。この時、２つの高レベルVstに保たれた電極
下に蓄えらた電荷Q1およびQ2で２つの電荷量の
差（Q1−Q2）だけ新たに出力端子に取り出される
（同図ｃのT3）。厳密には、取り出される信号Q1
−Q2はトランスフアーゲート下に新たに蓄えら
れる電荷だけ少い値となるが、トランスフアーゲ
ート下の面積を高レベルVstに保たれた電極下の
面積に比して十分小さな値とすることにより無視
しうる値となる。この時２つの出力端子１および
２を結線すると第３図ａにブロツク１００で示し
たように電荷量の差の絶対値｜Q1−Q2｜が得ら
れる。
以上、２つの信号の差を取り出す一実施例につ
いて述べたが必ずしも本実施例に限ることなく、
二つの異つた信号に応じた電荷をそれぞれ蓄積し
た後に新たに該二つの電荷量の差を取り出す方法
であれば前記実施例に限るものではない。また差
動増幅器等のバイポーラトランジスタや電界効果
トランジスタを用いた回路でも代用できる。
いて述べたが必ずしも本実施例に限ることなく、
二つの異つた信号に応じた電荷をそれぞれ蓄積し
た後に新たに該二つの電荷量の差を取り出す方法
であれば前記実施例に限るものではない。また差
動増幅器等のバイポーラトランジスタや電界効果
トランジスタを用いた回路でも代用できる。
ブロツク１００で取り出された２つの信号の差
に任意定数△Ｖを加えるには第３図ａのブロツク
２００で示されるような電荷結合素子が用いられ
る。すなわちかかるブロツク２００も前に述べた
二つの信号差を取り出す方法に基づいて同様に実
現することが可能である。
に任意定数△Ｖを加えるには第３図ａのブロツク
２００で示されるような電荷結合素子が用いられ
る。すなわちかかるブロツク２００も前に述べた
二つの信号差を取り出す方法に基づいて同様に実
現することが可能である。
次に、時刻tnでの信号が正規の入力信号かどう
かを判断する比較器N1，N2以後が第３図ｂに示
されている。ブロツク３００で示される比較器は
２つ有しており、各々の出力がクロツク４００の
２つのMOSFETのゲートにそれぞれ加えられる
が、解りやすくするために、ここでは比較器は１
つだけ示してある。
かを判断する比較器N1，N2以後が第３図ｂに示
されている。ブロツク３００で示される比較器は
２つ有しており、各々の出力がクロツク４００の
２つのMOSFETのゲートにそれぞれ加えられる
が、解りやすくするために、ここでは比較器は１
つだけ示してある。
比較器Ｎはソースが接地されゲートにクロツク
パルスφEの与えられたMOSFETのドレインにゲ
ート・ドレインがたすきがけされ負荷に入力信号
の与えられるMOSFETの回路が接続されてい
る。２つの負荷に与えられる入力信号としては一
方は減算器M1もしくはM3の出力であり、他方は
加算器＋の出力である。
パルスφEの与えられたMOSFETのドレインにゲ
ート・ドレインがたすきがけされ負荷に入力信号
の与えられるMOSFETの回路が接続されてい
る。２つの負荷に与えられる入力信号としては一
方は減算器M1もしくはM3の出力であり、他方は
加算器＋の出力である。
比較器Ｎの出力は、ブロツク４００で示された
ようなAND回路Ｐに加えられている。すなわ
ち、ソース・ドレイン間が並列接続された２つの
MOSFETの各ゲートに与えられ、この並列接続
とゲートにクロツクパルスφEの与えられた
MOSFETとの共通接続点から出力がとり出され
ている。
ようなAND回路Ｐに加えられている。すなわ
ち、ソース・ドレイン間が並列接続された２つの
MOSFETの各ゲートに与えられ、この並列接続
とゲートにクロツクパルスφEの与えられた
MOSFETとの共通接続点から出力がとり出され
ている。
このAND回路Ｐの出力は一方は直接スイツチ
ング回路Ｒに加えられ、他方はブロツク５００に
示す反転器Ｑを介してスイツチング回路Ｒに加え
られている。反転器Ｑは２つのMOSFETが直列
接続され、一方のゲートに入力信号が、又他方の
ゲートにクロツクパルスφEが与えられた通常の
インバーターである。
ング回路Ｒに加えられ、他方はブロツク５００に
示す反転器Ｑを介してスイツチング回路Ｒに加え
られている。反転器Ｑは２つのMOSFETが直列
接続され、一方のゲートに入力信号が、又他方の
ゲートにクロツクパルスφEが与えられた通常の
インバーターである。
さて信号を出力するスイツチ回路Ｒであるが、
ブロツク６００に示すように直列接続された２つ
のMOSFETの中間接続点から出力を取り出すよ
うに構成し、一方のMOSFETのゲートには反転
器Ｑの入出力信号がそれぞれゲートに加えられる
MOSFETが接続されている。かかる構成によ
り、AND回路Ｐからの出力があつた時、すなわ
ち、高レベルの出力が出力された時に限り、時刻
tnの信号を加えられたMOSFETを不活性にし、
（Ｖo+1―Ｖo-1／２を出力するMOSFETを活性化
する。この時出力段のMOSFETを選択する時間
と第１図に示した電荷結合素子から信号を取り出
す時間においては、づれが生じるがこの時間のづ
れは、前記三つの電荷結合素子から取り出した信
号を新たな電荷結合素子を通すことにより無くす
ことができる。
ブロツク６００に示すように直列接続された２つ
のMOSFETの中間接続点から出力を取り出すよ
うに構成し、一方のMOSFETのゲートには反転
器Ｑの入出力信号がそれぞれゲートに加えられる
MOSFETが接続されている。かかる構成によ
り、AND回路Ｐからの出力があつた時、すなわ
ち、高レベルの出力が出力された時に限り、時刻
tnの信号を加えられたMOSFETを不活性にし、
（Ｖo+1―Ｖo-1／２を出力するMOSFETを活性化
する。この時出力段のMOSFETを選択する時間
と第１図に示した電荷結合素子から信号を取り出
す時間においては、づれが生じるがこの時間のづ
れは、前記三つの電荷結合素子から取り出した信
号を新たな電荷結合素子を通すことにより無くす
ことができる。
以上本発明の一実施例について説明してきた
が、本発明を実現する手段は上記実施例に限るも
のではない。
が、本発明を実現する手段は上記実施例に限るも
のではない。
第１図は本発明を実現する一実施例のブロツク
図である。第２図ａ，ｂ，ｃは本発明の一実施例
による入出力信号を示すグラフである。第３図
ａ，ｂは第１図の実施例に用いた各構成要素の回
路例を示す図である。第４図ａは減算器の基本構
成を示す図、第４図ｂは減算器に加える信号のタ
イミングチヤート、および第４図ｃは減算器の
各々のゲート下の表面電位を示す図である。 M1，M2，M3，１００……減算器、２００……
加算器、N1，N2，３００……比較器、Ｐ，４０
０……AND回路、Ｑ，５００……反転器、Ｒ，
６００……スイツチング回路。
図である。第２図ａ，ｂ，ｃは本発明の一実施例
による入出力信号を示すグラフである。第３図
ａ，ｂは第１図の実施例に用いた各構成要素の回
路例を示す図である。第４図ａは減算器の基本構
成を示す図、第４図ｂは減算器に加える信号のタ
イミングチヤート、および第４図ｃは減算器の
各々のゲート下の表面電位を示す図である。 M1，M2，M3，１００……減算器、２００……
加算器、N1，N2，３００……比較器、Ｐ，４０
０……AND回路、Ｑ，５００……反転器、Ｒ，
６００……スイツチング回路。
Claims (1)
- １ 同じ入力信号を受け、電荷転送回数がｎ回、
ｎ＋１回およびｎ＋２回（ｎは正の整数）である
第１乃至第３の電荷転送チヤンネルと、前記第１
および第２の電荷転送チヤンネルの出力の差を出
力する第１の減算器と、前記第２および第３の電
荷転送チヤンネルの出力の差を出力する第２の減
算器と、前記第３および第１の電荷転送チヤンネ
ルの出力の差を出力する第３の減算器と、前記第
２の減算器の出力に一定電圧を加算する加算器
と、前記第１の減算器の出力と前記加算器の出力
とを比較する第１の比較器と、前記第３の減算器
の出力と前記加算器の出力とを比較する第２の比
較器と、前記第１および第２の比較器の出力を入
力するAND回路と、該AND回路の出力を反転す
る反転器と、出力端子と、前記AND回路の出力
に応じて前記第２の電荷転送チヤンネルの出力を
前記出力端子に伝える第１のスイツチと、前記第
１および第３の電荷転送チヤンネルの出力の平均
値を得る回路手段と、前記反転器の出力に応じて
前記回路手段の出力を前記出力端子に伝える第２
のスイツチとを有することを特徴とする雑音消去
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12971379A JPS5664520A (en) | 1979-10-08 | 1979-10-08 | Noise eraser |
| US06/194,803 US4353001A (en) | 1979-10-08 | 1980-10-07 | Noise signal suppressor having improved output signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12971379A JPS5664520A (en) | 1979-10-08 | 1979-10-08 | Noise eraser |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5664520A JPS5664520A (en) | 1981-06-01 |
| JPS6231863B2 true JPS6231863B2 (ja) | 1987-07-10 |
Family
ID=15016360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12971379A Granted JPS5664520A (en) | 1979-10-08 | 1979-10-08 | Noise eraser |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4353001A (ja) |
| JP (1) | JPS5664520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3027884U (ja) * | 1996-01-29 | 1996-08-20 | 株式会社熊谷ライフメイト | 回収電池収納ポケット |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669881A (en) * | 1984-07-16 | 1987-06-02 | Honeywell Inc. | Bias signal filter for a ring laser |
| TWI348826B (en) * | 2008-01-28 | 2011-09-11 | Prolific Technology Inc | Filter and filtering method |
| TWI443494B (zh) * | 2012-04-16 | 2014-07-01 | M31 Technology Corp | Clock Generation Method and System Using Pulse Wave Identification |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3641444A (en) * | 1970-09-01 | 1972-02-08 | Atomic Energy Commission | Baseline compensating integrator |
| US4085340A (en) * | 1976-04-14 | 1978-04-18 | Hewlett-Packard Co. | Range switching transient eliminator circuit |
| US4121183A (en) * | 1976-10-29 | 1978-10-17 | Tektronix, Inc. | Programmable attenuator apparatus employing active FET switching |
| US4282515A (en) * | 1979-07-20 | 1981-08-04 | Harris Corporation | Analog to digital encoding system with an encoder structure incorporating instrumentation amplifier, sample and hold, offset correction and gain correction functions |
| US4291405A (en) * | 1979-09-07 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | Error reduction speech communication system |
-
1979
- 1979-10-08 JP JP12971379A patent/JPS5664520A/ja active Granted
-
1980
- 1980-10-07 US US06/194,803 patent/US4353001A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3027884U (ja) * | 1996-01-29 | 1996-08-20 | 株式会社熊谷ライフメイト | 回収電池収納ポケット |
Also Published As
| Publication number | Publication date |
|---|---|
| US4353001A (en) | 1982-10-05 |
| JPS5664520A (en) | 1981-06-01 |
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