JPS6232523B2 - - Google Patents
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- Publication number
- JPS6232523B2 JPS6232523B2 JP54060425A JP6042579A JPS6232523B2 JP S6232523 B2 JPS6232523 B2 JP S6232523B2 JP 54060425 A JP54060425 A JP 54060425A JP 6042579 A JP6042579 A JP 6042579A JP S6232523 B2 JPS6232523 B2 JP S6232523B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- transistor
- base
- emitter
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000013016 damping Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はビデオテープレコーダのヘツドアンプ
に適した集積回路に関するものである。
に適した集積回路に関するものである。
第１図に現状の集積回路を用いたヘツドアンプ
回路を示す。この回路の問題点は、可変抵抗器７
でダンピング調整を行なつた場合、ピーキング量
だけでなくピーキング周波数が変化してしまうこ
とと、ダンピング調整に伴うアンプの利得の変化
が大きく、この変化を小さくするために外付け抵
抗９を必要とすることである。以下に、上記問題
点の発生原因と、従来の集積回路の動作説明を行
なう。
回路を示す。この回路の問題点は、可変抵抗器７
でダンピング調整を行なつた場合、ピーキング量
だけでなくピーキング周波数が変化してしまうこ
とと、ダンピング調整に伴うアンプの利得の変化
が大きく、この変化を小さくするために外付け抵
抗９を必要とすることである。以下に、上記問題
点の発生原因と、従来の集積回路の動作説明を行
なう。
第１図に示す集積回路４は素子数及び外部端子
の少なさにおいて、十分洗練して開発されたもの
である。
の少なさにおいて、十分洗練して開発されたもの
である。
すなわちトランジスタQ1のコレクタ電流を一
定化するために直流帰還用端子８を設け、これに
よりトランジスタQ2のコレクタ電位を（３＋
Ｒ５／Ｒ６）Vbeとし、かつ端子８に発生した直流電位 をトランジスタQ5，Q6の差動増幅器の基準電位
として利用し、直結高利得アンプを実現してい
る。なお、ここでR5，R6は抵抗５，６の抵抗
値、Vbeはトランジスタのベースエミツタ間電圧
である。さらにこの端子８に可変抵抗器７を接続
し、ヘツドピーキングにおけるピーキング量の調
整を行なうことを可能にしている。
定化するために直流帰還用端子８を設け、これに
よりトランジスタQ2のコレクタ電位を（３＋
Ｒ５／Ｒ６）Vbeとし、かつ端子８に発生した直流電位 をトランジスタQ5，Q6の差動増幅器の基準電位
として利用し、直結高利得アンプを実現してい
る。なお、ここでR5，R6は抵抗５，６の抵抗
値、Vbeはトランジスタのベースエミツタ間電圧
である。さらにこの端子８に可変抵抗器７を接続
し、ヘツドピーキングにおけるピーキング量の調
整を行なうことを可能にしている。
ヘツドピーキングとはビデオヘツド１のインダ
クタンスと容量とを共振させ、第２図に示すよう
な周波数特性を持たせることである。グラフにお
けるピーキング周波数０はトリマコンデンサ３
で所望の値（再生FMキヤリアの最高周波数付近
VHS方式ビデオテープレコーダの場合、約4.5M
Hzに選ぶ）とし、ピーキング量Ｑは可変抵抗器７
で同様に所望の値（VHS方式では約10dB）に設
定される。このダンピング調整は負帰還の帰還利
得βを変えることでアンプの入力インピーダンス
を調整するものである。
クタンスと容量とを共振させ、第２図に示すよう
な周波数特性を持たせることである。グラフにお
けるピーキング周波数０はトリマコンデンサ３
で所望の値（再生FMキヤリアの最高周波数付近
VHS方式ビデオテープレコーダの場合、約4.5M
Hzに選ぶ）とし、ピーキング量Ｑは可変抵抗器７
で同様に所望の値（VHS方式では約10dB）に設
定される。このダンピング調整は負帰還の帰還利
得βを変えることでアンプの入力インピーダンス
を調整するものである。
今、トランジスタQ1のベースから、外部端子
８までの利得をβとすれば、アンプの入力インピ
ーダンスはZinＲ９／１＋βとなる。なお、Zinはトラ ンジスタQ1の入力インピーダンス、R9は抵抗９
の抵抗値であり、R9＝10kΩとすると、前述のＱ
＝10dB程度とするためにはβ≒20程度必要とな
る。
８までの利得をβとすれば、アンプの入力インピ
ーダンスはZinＲ９／１＋βとなる。なお、Zinはトラ ンジスタQ1の入力インピーダンス、R9は抵抗９
の抵抗値であり、R9＝10kΩとすると、前述のＱ
＝10dB程度とするためにはβ≒20程度必要とな
る。
ここで問題となるのは、β＝20とするとトラン
ジスタQ2のベースにもトランジスタQ1の入力の
20倍の信号が現われ、トランジスタQ1のミラー
効果のため高周波の利得が落ちることである。こ
れは可変抵抗器７でピーキング量Ｑを減らそうと
すると、βが増し出力におけるピーキング周波数
が下がる。このため又、トリマコンデンサ３を再
調整しなくてはならないという不都合を生じる。
ジスタQ2のベースにもトランジスタQ1の入力の
20倍の信号が現われ、トランジスタQ1のミラー
効果のため高周波の利得が落ちることである。こ
れは可変抵抗器７でピーキング量Ｑを減らそうと
すると、βが増し出力におけるピーキング周波数
が下がる。このため又、トリマコンデンサ３を再
調整しなくてはならないという不都合を生じる。
もう一つの問題は外付け抵抗９を必要とするこ
とである。これが必要な理由はトランジスタQ1
のベースに直流バイアスを加える方法としてトラ
ンジスタQ4の出力を抵抗５，６で分圧したため
である。
とである。これが必要な理由はトランジスタQ1
のベースに直流バイアスを加える方法としてトラ
ンジスタQ4の出力を抵抗５，６で分圧したため
である。
即ち抵抗１０だけによりＱ＝10dBになるよう
ダンピング調整をしようとすると抵抗９（R9）を
用いる場合のβに比較して、帰還利得を
（Ｒ５＋Ｒ６／Ｒ６）倍とする必要があり、０の低下
、 トランジスタQ5，Q6の差動アンプの利得低下、
ダンピング調整に伴う差動アンプの利得変化大と
いう問題を発生する。本発明の目的は、上記した
従来技術の欠点をなくし、ダンピング調整に伴う
ピーキング周波数の変化、利得の変化を極めて小
さいヘツドアンプ用集積回路を提供することにあ
る。本発明においては、第２のエミツタフオロワ
Q4の出力信号をダイオードによる直流レベルシ
フト回路を用いて、交流信号を減衰させることな
く、第２の抵抗器１０を介して初段トランジスタ
Q1のベースに帰還するとともに、カスコードア
ンプのトランジスタQ2のベースには上記帰還回
路とは独立した直流バイアスを設けるようにした
ことが特徴である。
ダンピング調整をしようとすると抵抗９（R9）を
用いる場合のβに比較して、帰還利得を
（Ｒ５＋Ｒ６／Ｒ６）倍とする必要があり、０の低下
、 トランジスタQ5，Q6の差動アンプの利得低下、
ダンピング調整に伴う差動アンプの利得変化大と
いう問題を発生する。本発明の目的は、上記した
従来技術の欠点をなくし、ダンピング調整に伴う
ピーキング周波数の変化、利得の変化を極めて小
さいヘツドアンプ用集積回路を提供することにあ
る。本発明においては、第２のエミツタフオロワ
Q4の出力信号をダイオードによる直流レベルシ
フト回路を用いて、交流信号を減衰させることな
く、第２の抵抗器１０を介して初段トランジスタ
Q1のベースに帰還するとともに、カスコードア
ンプのトランジスタQ2のベースには上記帰還回
路とは独立した直流バイアスを設けるようにした
ことが特徴である。
第３図に本発明の集積回路を用いたビデオテー
プレコーダのヘツドアンプの一実施例を示す。図
において、Q3は第１のエミツタフオロワ、Q4は
第２のエミツタフオロワ、１１は第１の抵抗器、
１０は第２の抵抗器である。この回路では、トラ
ンジスタQ1，Q2が安定動作するようトランジス
タQ2のコレクタの直流電位をアースに対して
5Vbe、トランジスタQ2のベース電位を3Vbeに設
定している。このようにするためにトランジスタ
Q4の出力をダイオード２ケを用いて2Vbeだけ直
流レベルシフトした後抵抗１０（R10）を介してト
ランジスタQ1のベースに帰還する。このように
するとトランジスタQ1のベース電位は流れる電
流にかかわらずほぼVbeとなるので、トランジス
タQ4の出力直流電位は3Vbeとなる。またトラン
ジスタQ2のコレクタ電位は5Vbeとなり、したが
つてトランジスタQ2のベース電位は３〜4Vbeと
すればよい。
プレコーダのヘツドアンプの一実施例を示す。図
において、Q3は第１のエミツタフオロワ、Q4は
第２のエミツタフオロワ、１１は第１の抵抗器、
１０は第２の抵抗器である。この回路では、トラ
ンジスタQ1，Q2が安定動作するようトランジス
タQ2のコレクタの直流電位をアースに対して
5Vbe、トランジスタQ2のベース電位を3Vbeに設
定している。このようにするためにトランジスタ
Q4の出力をダイオード２ケを用いて2Vbeだけ直
流レベルシフトした後抵抗１０（R10）を介してト
ランジスタQ1のベースに帰還する。このように
するとトランジスタQ1のベース電位は流れる電
流にかかわらずほぼVbeとなるので、トランジス
タQ4の出力直流電位は3Vbeとなる。またトラン
ジスタQ2のコレクタ電位は5Vbeとなり、したが
つてトランジスタQ2のベース電位は３〜4Vbeと
すればよい。
トランジスタQ6，Q7の入力電位は、定電流回
路１４を用いる関係上、3Vbe以上が好ましい。
もし入力電位を4Vbeにしようとすれば、トラン
ジスタQ4の出力にダイオードを３ケ設け、3Vbe
レベルシフトすればよい。
路１４を用いる関係上、3Vbe以上が好ましい。
もし入力電位を4Vbeにしようとすれば、トラン
ジスタQ4の出力にダイオードを３ケ設け、3Vbe
レベルシフトすればよい。
第３図に示す定数の場合トランジスタQ1，Q2
からなるカスコードアンプの利得は約40dBとな
り、可変抵抗器７の抵抗値を零から最大まで変え
るとピーキング量Ｑは約6dB変化する。この時、
トランジスタQ6，Q7の差動アンプ利得は1.5dB程
度の変化にとどまり、問題ない。
からなるカスコードアンプの利得は約40dBとな
り、可変抵抗器７の抵抗値を零から最大まで変え
るとピーキング量Ｑは約6dB変化する。この時、
トランジスタQ6，Q7の差動アンプ利得は1.5dB程
度の変化にとどまり、問題ない。
またトランジスタQ2のベースバイアスは上記
ダンピング調整回路から独立しており、端子８に
発生する交流信号がトランジスタQ2のベースに
現われることはなく、ダンピング調整に伴うピー
キング周波数の変化も起らない。抵抗７を大きな
値の固定抵抗として、十分フイードバツクをかけ
ヘツドピーキングにおけるピーキング量を小さく
し、ヘツド自体のインダクタンス値やＱのばらつ
きを吸収する場合においても本発明は有効であ
る。すなわち、第１図の構成だと、前述の理由で
周波数特性の劣化が発生するとともにトランジス
タQ5，Q6の差動アンプ利得の低下を補うために
外付け抵抗９が必要となる。
ダンピング調整回路から独立しており、端子８に
発生する交流信号がトランジスタQ2のベースに
現われることはなく、ダンピング調整に伴うピー
キング周波数の変化も起らない。抵抗７を大きな
値の固定抵抗として、十分フイードバツクをかけ
ヘツドピーキングにおけるピーキング量を小さく
し、ヘツド自体のインダクタンス値やＱのばらつ
きを吸収する場合においても本発明は有効であ
る。すなわち、第１図の構成だと、前述の理由で
周波数特性の劣化が発生するとともにトランジス
タQ5，Q6の差動アンプ利得の低下を補うために
外付け抵抗９が必要となる。
本発明を用いると、外付け抵抗９（R9）を必要
とすることなく、ヘツドピーキング回路をダンピ
ングすることができるとともに、このダンピング
に伴うピーキング周波数の低下およびトランジス
タQ5，Q6の差動アンプの利得低下を小さくする
ことができる。
とすることなく、ヘツドピーキング回路をダンピ
ングすることができるとともに、このダンピング
に伴うピーキング周波数の低下およびトランジス
タQ5，Q6の差動アンプの利得低下を小さくする
ことができる。
第１図は従来の集積回路を用いたビデオヘツド
アンプの一例を示す回路図、第２図はヘツドピー
キング回路の周波数特性を示すグラフ、第３図は
本発明の集積回路を用いたビデオヘツドアンプの
一実施例を示す回路図である。 ４…集積回路、８…外部端子、１０…第２の抵
抗器、１１…第１の抵抗器、１２…第１のエミツ
タフオロワ、１３…第２のエミツタフオロワ。
アンプの一例を示す回路図、第２図はヘツドピー
キング回路の周波数特性を示すグラフ、第３図は
本発明の集積回路を用いたビデオヘツドアンプの
一実施例を示す回路図である。 ４…集積回路、８…外部端子、１０…第２の抵
抗器、１１…第１の抵抗器、１２…第１のエミツ
タフオロワ、１３…第２のエミツタフオロワ。
Claims (1)
- 【特許請求の範囲】 １ エミツタ接地トランジスタとベース接地トラ
ンジスタで構成されたカスコード形式の初段増幅
器と、該ベース接地トランジスタの出力信号をエ
ミツタ接地トランジスタのベースに負帰還する回
路と、該エミツタ接地トランジスタのベースに接
続されるビデオヘツドと、該エミツタ接地トラン
ジスタのベースに生じる共振回路をダンピングす
る手段とからなるビデオヘツドアンプにおいて、
該ベース接地トランジスタの出力信号を入力信号
とするエミツタフオロワと、一端が該エミツタフ
オロワのエミツタに接続された第１の抵抗器と、
該第１の抵抗器の他端とアース間に接続されたコ
ンデンサ及び第２の抵抗器の直列回路と、一端が
該エミツタ接地トランジスタのベースに接続され
た第３の抵抗器とを具備するとともに、該第３の
抵抗器の他端と該第１の抵抗器の他端とを接続し
たことを特徴とするビデオヘツドアンプ。 ２ 特許請求の範囲第１項記載のビデオヘツドア
ンプにおいて、上記第２の抵抗器を可変抵抗器と
したことを特徴とするビデオヘツドアンプ。 ３ 特許請求の範囲第１項記載のビデオヘツドア
ンプにおいて、上記エミツタ接地トランジスタ、
上記ベース接地トランジスタ、上記エミツタフオ
ロワ、上記第１の抵抗器、および、上記第３の抵
抗器を同一基板上に形成した集積回路で構成し、
上記第１の抵抗器と上記直列回路との間の接点を
該集積回路の外部端子としたことを特徴とするビ
デオヘツドアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042579A JPS55153108A (en) | 1979-05-18 | 1979-05-18 | Integrated circuit for video head amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042579A JPS55153108A (en) | 1979-05-18 | 1979-05-18 | Integrated circuit for video head amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153108A JPS55153108A (en) | 1980-11-28 |
| JPS6232523B2 true JPS6232523B2 (ja) | 1987-07-15 |
Family
ID=13141841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042579A Granted JPS55153108A (en) | 1979-05-18 | 1979-05-18 | Integrated circuit for video head amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153108A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185007A (ja) * | 1983-04-04 | 1984-10-20 | Matsushita Electric Ind Co Ltd | フイ−ドバツク回路 |
| JPS63129204U (ja) * | 1987-02-12 | 1988-08-24 | ||
| JP3344925B2 (ja) | 1997-05-26 | 2002-11-18 | 富士通株式会社 | 再生装置、及び、記憶装置 |
-
1979
- 1979-05-18 JP JP6042579A patent/JPS55153108A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153108A (en) | 1980-11-28 |
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