JPS6232552A

JPS6232552A - 記憶装置

Info

Publication number: JPS6232552A
Application number: JP17342385A
Authority: JP
Inventors: Masao Iwashita; 岩下　正雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-08-06
Filing date: 1985-08-06
Publication date: 1987-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、データを記憶するための記憶装置に関する。

（従来技術）従来、画倫データなどの大容量記憶装置は、全てのアド
レス線とデータ線を共通とし、１つのデータが到着する
毎に書きこみを行ない、その間欠のデータの入力をとめ
ていた。

この従来のメモリ書きこみ制御方法では、メモリのアク
セス速度が、メモリの書きこみサイクル時間で抑えられ
てしまい、高速のアクセスが妨げられていた。

（発明の目的）本発明の目的は、メモリを複数のバンクに分割し、その
各々のアドレス線、データ線を独立に与え、到着データ
が相互に干渉し合わない場合には、メモリサイクルと非
同期でデータを入力し、複数のバンクに同時に書きこみ
を行なうことで、実効的アクセス速度を向上しうる記憶
装置を提供することＫある。

（発明の構成）本発明の記憶装置は、外部から逐次入力される入力アド
レス値及び入力データ値を一時保持する第１のレジスタ
と、前記入力アドレス値に応じていずれかが前記入力デ
ータ値を記憶する複数のメモリバンクと、それぞれが前
記メモリバンクそれぞれに対応して設けられた複数の第
２のレジスタと、前記入力アドレス値の少くとも一部の
情報を入力し前記入力アドレス値および入力データ値を
対応する前記第２のレジスタに空いていれば保持させ対
応する前記第２のレジスタが空いていなければ外部にビ
ジー信号を発生するとともに前記第１のレジスタへの前
記入力アドレス値および前記入力データ値の入力を禁止
し前記複数のメモリバンクにメモリサイクルに従い前記
第２のレジスタに保持された前記入力データ値を書き込
む制御手段とを含んで構成される。

（実施例）次に本発明の実施例について図面をε照して詳細に説明
する。

第１図は本発明の一実施例を示すブロック図である。第
１図のメモリ書きこみ制御装置は、外部回路から入力さ
れるアドレス値１０１　、データ値１０２と内部状態と
によシ、複数個のメモリバンク１８．１９それぞれへの
アドレスの競合を検出し、競合がなければ、個々にラッ
チしたデータ値をメモリバンク１８．１９へ同時に書き
こみ、競合がおこれば、外部回路に対して入力ビジー信
号１２６を出力し、入力をとめる。本実施例では２つの
メモリバンク１８．１９の場合について説明するが、３
つ以上のメモリバンクに分けても同様に本発明は適用で
きる。到着データの間隔がメモリバンク１８．１９それ
ぞれの１書きこみサイクル以上空いていれば、当然のこ
とながら常にメモリへの書きこみが可能であり、ビジー
信号１２６は発せられない。

本実施例のようにメモリバンクを２つ持つ場合には、メ
モリアクセスが各バンクｌ　８．１９に交互に行なわれ
、外部回路からの信号を伝えるバスのデータ転送速度が
メモリサイクル時間と比べて２倍以上速い場合には、最
も効率良く動作する。通常、大容量のメモリを用いる場
合、そのアクセス速度は比較的遅く、バスのデータ転送
速度の方が速くなるため、有効である。

一方メモリバンク１８．１９のいずれか一方のみにアク
セスが集中するとメモリサイクルの１回おきにビジー信
号１２６が発せられ実効アクセス速度が１／２となって
しまう。

以下の説明では、システムクロック１２９の速度は、メ
モリバンク１８．１９それぞれのメモリサイクルの速度
の２倍とする。入力アドレス値１０１゜データ値１０２
はビジー信号１２６が出力されていない時はシステムク
ロック１２９の立上シに同期して入力レジスタ１１にラ
ッチされ、各々、出力信号１０３，１０４となる。信号
１０３の１部の信号１３２（例えば本実施例では最下位
１ビツト、メモリバンクが３つ以上の場合は必要に応じ
て数ビット）ハゲ−ドアレイ１２の入力となシ、メモリ
バンク１８．１９の切替え制御に用いられる（例えば、
本実施例では信号１０３の最下位ビットが頴”のものは
メモリバンク１８に１１１のものはメモリバンク１９に
対応させる）。ゲートアレイ１２にはこの他に状態レジ
スタ１３からの状態信号１２６〜１２８が入力され、制
御信号１１３〜１１７及び次のサイクルの状態信号１２
３〜１２５を出力する。

ゲートアレイ１２の状態遷移は第２図（後に説明）に示
す。

２つのメモリバンク１８．１９のどちらか一方に書きこ
むべきデータが連続して入力レジスタ１１に入力された
場合には、ビジー信号１２６を外部回路に出力し入力を
待たせる。システムクロック１２９とビジー信号１２６
のインバータ２１を介した信号１３０を入力するアンド
回路２ｏの出力であるクロック信号１３１の立上りに同
期してアドレス値１０１．データ値１０２をレジスタ１
１にうクチさせる。信号１２７．１２８はレジスタ１４
゜１５にそれぞれ有効データがラッチされているか否か
を示す信号であり、内部状態を表わしている。

レジスタ１３はゲートアレイ１２からの信号１１３〜３
１７，１２３〜１２５をシステムクロック１２９の立ち
上がりに同期してサンプルし、各々信号１１８〜１２２
，１２６〜１２Ｂに出力する。レジスタ１４はアドレス
値１０３及びデータ値１０４をクロック１１８によりラ
ッチし各々アドレス値１０５　、データ値１０６とする
。レジスタ１４はメモＩＪ　ｌ　８に書くべきデータの
アドレス値１０３とデータ値１０４とを一時保持してお
くためのものであり、後続のレジスタ１６の空き具合に
よりクロック１１８で制御される。すなわちレジスタ１
４はレジスタ１６にデータがア夛、かつメモリ書きこみ
サイクル中であれは、クロック１１Ｂが発生せず、その
内容が保持されている。

レジスタ１５はアドレス値１０３及びデータ値１０４を
クロック１２２によりラッチし各々アドレス値１０９．
デ→り値１１０とする。レジスタ１５はメモリ】９に書
くべきデータのアドレス値１０９とデータ値１１０とを
一時保持しておくためのものであり、後続のレジスタ１
７の空き具合によりクロック１２２で制御される。

レジスタ１６．１７Ｈ各々アドレス値１０５．データ値
１０６または、アドレス値１０９．データ値１１０を共
にクロック１２０に同期してラッチし、アドレス値１０
７．データ値１０８または、アドレス値１１１　、ｔデ
ータ値１１２として出力する。レジスタ１６．１７は各
々メモリバンク１８．１９に同時に書きこむべきアドレ
ス値とデータ値とｅｌメモリサイクル間保持しておくた
めのレジスタである。

メモリバンク１８とメモリバンク１９に書きこむべきデ
ータが交互に到着せず、メモリバンク１８．１９のどち
らか一方に書きこむべきデータが連続してレジスタ１６
．１７の一方に到着した場合は、他方には無効データが
ラッチされていることになるが、書きこみ許可信号１３
９，１２１によシ無効データについてはメモリバンク１
８．１９に書きこみを行なわないよう制御される。

第２図は第１図におけるゲートアレイ１２の状態遷移を
示した図であり、信号１３２，１２６〜１２８．１２３
〜１２５．１１３〜１１７は第１図の同一番号の信号と
対応する。ゲートアレイ１２の入力となるのは信号１３
２．１２６〜１２８　であシ、他の信号１２３〜１２５
．１１３〜１１７は出力信号である。これらのうち、信
号１３２は第１図における入力レジスタ１１からのアド
レス値１０３の一部であり、信号１２６〜１２Ｂは内部
状態を示す信号であり、第１図におけるレジスタ１３を
介してフィードバックされる。

第２図の表中６０１．′ｌ”はそれぞれ論理信号の値を
示しておシ、正論理で考えれは各々低レベル。

高レベルを示している。

第２図の表の横１行はゲートアレイ１２の論理積項を表
わしておシ、列方向はこの論理積項の論理和を表わして
いる。

欠に第１図に示す実施例の動作をよシ具体的に説明する
。

信号１３２はアドレス値１０３の下位１ピツトであると
し、いまアドレス値１０３の下位１ビツトが０”である
アドレスを持つ入力データのグループをＡ、“ｌ”であ
る場合＃ｉＢと呼ぶこととする。

Ａグループのデータは偶数アドレス忙対応し、Ｂグルー
プは奇数アドレスに対応する。データの到着順は、これ
らのＡ、Ｂグループの到着に分けて考えると、これらの
組み合わせとなる。

信号１２７はレジスタ１４にＡグループのデータがすで
にラッチされているとき″ｌ′、そうでないときＩＯ＃
である。信号１２８Ｆｉレジスタ１５にＢグループのデ
ータがすでにラッチされているとき１１”、そうでない
とき′″０＃である。

ビジー信号１２６は既にレジスタ１６．１７にデータが
ラッチされておシ、メモリ１８．１９に書きこみがおき
ているメモリサイクル中にデータが新たに到着するのを
防ぐため外部回路に発生され、同時に内部状態をも示し
ている。

例えばメモリバンク１８．１９に書きこまれるべきＡ、
Ｂグループのデータ（以下、単にＡ、Ｂと記す）が交互
に到着した場合の動作をまず全てのレジスタＩＩ、１３
〜１７が空き状態（システムリセット状態）から出発す
るものとして第３図（ａｌ〜ｆｅｌを参照して説明する
。最初のＡが到着すると第３図（ａｔに示すように、Ａ
は信号１３１によシレジスタ１１にラッチされ、次にＢ
が到着すると、第３図（ｂｌに示すように最初のＡが信
号１１８によりレジスタ１４にラッチされ、Ｂは信号１
３１によシレジスタ１１にラッチされる。その次に２番
目のＡが到着すると、第３図（ｃｌＫ示すように最初の
Ｂが信号１２２によりレジスタ１５にラッチされ、２番
目のＡが信号１３１によシレジスタ１１にラッチされる
。その次に２番目のＢが到着すると第３図（ｄｌに示す
ように、最初のＡとＢが信号１２０によりそれぞれレジ
スタｌ　６．　ｌ　７にラッチされ、２番目のＡが信号
１１８　Ｋよシレジスタ１４にラッチされ、２番目のＢ
が信号１３１　によシレジスタ１１にラッチされる。

最初のＡ、Ｂはここでメモリ書きこみサイクル期間レジ
スタ１６．１７に保持され、メモリ書きこみが起こる。

３番目のＡが到着すると、第３図ｔｅｌに示すように２
番目のＢが信号１２２によシレジスタ１５にラッチされ
、３番目のＡはレジスタＩＩＫラッチされる。

次に、別の例として、Ａが連続して到着した場合につい
て第４図（ａｔ〜（ｅｌを参照して説明する。最初のＡ
が到着したときには、第４図（ａｌに示すようにＡが信
号１３１によりレジスタ１１にラッチされる。次にＡが
到着した場合は、第４図（ｂｌ　Ｋ示すように最初の人
がレジスタ１４にラッチされ、２番目のＡはレジスタ１
１にラッチされる。その次ＫＡが到着した場合は、第３
図（ｃｌに示すように最初のＡがレジスタ１６１Ｃラツ
チされ、２番目のＡがレジスタ１４にラッチされ、３番
目のＡがレジスタ１１にラッチされる。ここでレジスタ
１６に入っている最初のＡはメモリに書きこまれ、ｌメ
モリサイクル即ちこの例では２クロック間で書きこまれ
る。従ってメモリに書きこみが起きている間データを書
きこめないので、次のクロック（第３図（ｄｌ　）−ｔ
’はビジー状態となシ、次のデータ入力はｌクロック間
待たされた後に行われる（第３図（ｅ））。

（発明の効果）以上説明したように本発明は、サイクルタイムの遅いメ
モリを用いても、メモリを複数のバンクに分け、このバ
ンクに対応して設けた第２のレジスタに人カアドレス値
、入方データ値を保持させ、逐次入力される入力アドレ
ス値に応じてメモリバンクへの書き込みを制御すること
Ｋよシ高速にデータの書きこみを行なうことができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるゲートアレイ１２の状態遷移を示す図、
第３図および第４図は第１図に示す実施例の動作を示す
具体例の模式図である。１１．１３，１４，１５，１６．１７・−・・・・レジ
スタ、１２・・・・・・ゲートアレイ、１８．１９・・
・・・・メモリパン代理人　弁理士　　内　ａ　　　Ｖ
・　　１茅　３　図第　４１￥］

Claims

【特許請求の範囲】

外部から逐次入力される入力アドレス値及び入力データ
値を一時保持する第１のレジスタと、前記入力アドレス
値に応じていずれかが前記入力データ値を記憶する複数
のメモリバンクと、それぞれが前記メモリバンクそれぞ
れに対応して設けられた複数の第２のレジスタと、前記
入力アドレス値の少くとも一部の情報を入力し前記入力
アドレス値および入力データ値を対応する前記第２のレ
ジスタに空いていれば保持させ対応する前記第２のレジ
スタが空いていなければ外部にビジー信号を発生すると
ともに前記第１のレジスタへの前記入力アドレス値およ
び前記入力データ値の入力を禁止し前記複数のメモリバ
ンクにメモリサイクルに従い前記第２のレジスタに保持
された前記入力データ値を書き込む制御手段とを含むこ
とを特徴とする記憶装置。