JPS6232625B2 - - Google Patents
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- Publication number
- JPS6232625B2 JPS6232625B2 JP55031109A JP3110980A JPS6232625B2 JP S6232625 B2 JPS6232625 B2 JP S6232625B2 JP 55031109 A JP55031109 A JP 55031109A JP 3110980 A JP3110980 A JP 3110980A JP S6232625 B2 JPS6232625 B2 JP S6232625B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- layer
- diode
- pellet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に高耐圧ダーリ
ントン型パワートランジスタ、特にすぐれたスイ
ツチング特性を有する高速スイツチング用ダーリ
ントン型パワートランジスタに関する。
ントン型パワートランジスタ、特にすぐれたスイ
ツチング特性を有する高速スイツチング用ダーリ
ントン型パワートランジスタに関する。
高耐圧パワートランジスタは、高耐圧化によ
り、電流増巾率（ｈFE）が低下するため高ｈFEの
装置としては、同一ペレツト内に複数個のトラン
ジスタを形成しこれらをダーリントン接続する方
法が採用されている。しかしダーリントン型とし
た場合、原理的にスイツチング速度が低下し、特
に蓄積時間（ｔstg）が長くなり、使用条件に大
きな制約があつた。
り、電流増巾率（ｈFE）が低下するため高ｈFEの
装置としては、同一ペレツト内に複数個のトラン
ジスタを形成しこれらをダーリントン接続する方
法が採用されている。しかしダーリントン型とし
た場合、原理的にスイツチング速度が低下し、特
に蓄積時間（ｔstg）が長くなり、使用条件に大
きな制約があつた。
上記の欠点を改善するため、２つのトランジス
タペレツトを使用し、更にダイオードを接続する
ことにより、第１図に示す回路を構成する方法が
ある。しかしながら、この方法は、組立工程が複
雑化し、原価も割高であつた。また、組立工程を
簡単にするため、上述の２つのトランジスタとダ
イオードを同一ペレツトに組み込む場合、従来技
術においては、ダイオード部の設計が適正化され
ておらず、充分な効果を上げることができなかつ
た。
タペレツトを使用し、更にダイオードを接続する
ことにより、第１図に示す回路を構成する方法が
ある。しかしながら、この方法は、組立工程が複
雑化し、原価も割高であつた。また、組立工程を
簡単にするため、上述の２つのトランジスタとダ
イオードを同一ペレツトに組み込む場合、従来技
術においては、ダイオード部の設計が適正化され
ておらず、充分な効果を上げることができなかつ
た。
本発明の目的は、上記ダイオード部の設計を適
正化することにより、１つのペレツトで２つのト
ランジスタペレツトとダイオードペレツトを使用
した場合と同様の特性を有するパワートランジス
タを実現することであり、これによりスイツチン
グ特性のすぐれた素子を安価に提供することであ
る。
正化することにより、１つのペレツトで２つのト
ランジスタペレツトとダイオードペレツトを使用
した場合と同様の特性を有するパワートランジス
タを実現することであり、これによりスイツチン
グ特性のすぐれた素子を安価に提供することであ
る。
以下図面に従つて詳細に説明を行う。第２図ａ
は従来技術によるダーリントン型パワートランジ
スタの等価回路であり、Q1は第１のトランジス
タQ2は第２のトランジスタを示す。また第２図
ａにおいてR1はQ1とQ2間の分離部の抵抗であ
る。第２図ａにより示される素子の蓄積時間（ｔ
stg）は、分離部の抵抗値R1により変化する。す
なわち、第３図に示す通常用いられるスイツチン
グ回路において、ターンオフ時にターンオフ時間
を短縮する目的でQ1およびQ2のベース・エミツ
タ接合が逆バイアスされるが、Q2内の蓄積キヤ
リアは、抵抗R1を通して掃引されるためであ
る。R1が大きい程掃引が困難となりｔstgが長く
なる。一方R1を小さく設計した場合には、スイ
ツチング特性に関しては有利であるが、前段トラ
ンジスタと後段トランジスタの分離が不充分とな
るため総合の電流増巾率が小さくなり、高ｈFE装
置としての特性がそこなわれてしまう。２つのト
ランジスタペレツトと１つのダイオードペレツト
により第１図に示した如く配線した場合には、ダ
ーリントン接続を成す前段トランジスタと後段ト
ランジスタは接続するダイオードD1が動作時は
逆バイアスとなり高インピーダンス状態であり、
分離が完全で高ｈFEが確保される。またターンオ
フ時には順バイアス状態となり、蓄積キヤリアの
掃引が容易で、ｔstgが短縮されスイツチング特
性が改善される。このようなダイオードＤ１を１
つのペレツトにおいて実現しようとすると、トラ
ンジスタQ1，Q2のコレクタとの相互作用で寄生
的にトランジスタを生じてしまい、第２図ｂに示
すような等価回路となり、このままでは蓄積キヤ
リア掃引時にコレクタ電流が流れてしまい実用で
きなくなる。第２図ｂにおいてQ1は第１のトラ
ンジスタ、Q2は第２のトランジスタ、そしてQ3
は第３のトランジスタを示し、Q3は第１図にお
けるダイオードD1に対応するものである。すな
わち、同一ペレツト内に第１図の回路を構成した
場合には、基板が共通であるが故に、ダイオード
ではなくトランジスタとして動作することを表わ
している。従来技術によるトランジスタにおいて
は、上述のトランジスタ動作を制御し、ターンオ
フ特性を有効に短縮することができなかつた。本
発明においては、ターンオフ時の動作の解析によ
り、第３のトランジスタの適正に設計し電流増巾
率に悪影響を及ぼさず、１つのペレツトで、ター
ンオフ特性を改善した。
は従来技術によるダーリントン型パワートランジ
スタの等価回路であり、Q1は第１のトランジス
タQ2は第２のトランジスタを示す。また第２図
ａにおいてR1はQ1とQ2間の分離部の抵抗であ
る。第２図ａにより示される素子の蓄積時間（ｔ
stg）は、分離部の抵抗値R1により変化する。す
なわち、第３図に示す通常用いられるスイツチン
グ回路において、ターンオフ時にターンオフ時間
を短縮する目的でQ1およびQ2のベース・エミツ
タ接合が逆バイアスされるが、Q2内の蓄積キヤ
リアは、抵抗R1を通して掃引されるためであ
る。R1が大きい程掃引が困難となりｔstgが長く
なる。一方R1を小さく設計した場合には、スイ
ツチング特性に関しては有利であるが、前段トラ
ンジスタと後段トランジスタの分離が不充分とな
るため総合の電流増巾率が小さくなり、高ｈFE装
置としての特性がそこなわれてしまう。２つのト
ランジスタペレツトと１つのダイオードペレツト
により第１図に示した如く配線した場合には、ダ
ーリントン接続を成す前段トランジスタと後段ト
ランジスタは接続するダイオードD1が動作時は
逆バイアスとなり高インピーダンス状態であり、
分離が完全で高ｈFEが確保される。またターンオ
フ時には順バイアス状態となり、蓄積キヤリアの
掃引が容易で、ｔstgが短縮されスイツチング特
性が改善される。このようなダイオードＤ１を１
つのペレツトにおいて実現しようとすると、トラ
ンジスタQ1，Q2のコレクタとの相互作用で寄生
的にトランジスタを生じてしまい、第２図ｂに示
すような等価回路となり、このままでは蓄積キヤ
リア掃引時にコレクタ電流が流れてしまい実用で
きなくなる。第２図ｂにおいてQ1は第１のトラ
ンジスタ、Q2は第２のトランジスタ、そしてQ3
は第３のトランジスタを示し、Q3は第１図にお
けるダイオードD1に対応するものである。すな
わち、同一ペレツト内に第１図の回路を構成した
場合には、基板が共通であるが故に、ダイオード
ではなくトランジスタとして動作することを表わ
している。従来技術によるトランジスタにおいて
は、上述のトランジスタ動作を制御し、ターンオ
フ特性を有効に短縮することができなかつた。本
発明においては、ターンオフ時の動作の解析によ
り、第３のトランジスタの適正に設計し電流増巾
率に悪影響を及ぼさず、１つのペレツトで、ター
ンオフ特性を改善した。
本発明の特徴は第３のトランジスタの電流増巾
率を低い値に制御することにより、トランジスタ
動作をダイオード特性に近づけ、ターンオフ特性
を改善した点にある。電流増巾率の設計値は、実
用的なベース駆動回路を考慮した場合、コレクタ
電圧5Vコレクタ電流1Aの条件下で３以下という
ようにできるだけ小さくしなければならない。電
流増巾率を３以下に制御するためには、従来技術
にはない新規の技術を導入することが必要で、以
下実施例について図面を参照し詳細に説明する。
第４図ａは、本発明に係る第１の実施例を示す概
念図である。図において、１は第１のトランジス
タのエミツタ領域、２は第２のトランジスタのエ
ミツタ領域、３は第３のトランジスタのエミツタ
領域であり、４はベース領域、５はコレクタ高抵
抗層領域、６は低抵抗コレクタ領域である。第１
の実施例においては、第３のトランジスタのエミ
ツタ層３が他のトランジスタのエミツタ層１，２
より浅く形成されており、第３のトランジスタの
電流増巾率が小さくなつている。第４図ｂは本発
明に係る第２の実施例を示すものであり、第３の
トランジスタ部の下部において、コレクタ高抵抗
層５が厚く形成されており、コレクタ電流の高電
流密度領域における電流増巾率の減衰が著しくな
る様設計されたものである。第４図ｃは本発明に
係る第３の実施例を示すものであり、第３のトラ
ンジスタ部の少数キヤリアのライフタイムが選択
的に減少する様、選択的に金拡散されたものであ
る。第４図ｃにおける領域７がライフタイムを特
別に制御した領域である。本実施例においては金
原子をライフタイムキラーとして用いたが、白金
など他の重金属原子を用いることも可能であり、
また、電子線を部分的に照射することによつても
同様の効果が得られる。以上説明したように、第
３のトランジスタ部の構造を適正化することによ
り、１つのペレツトでも、高い電流増巾率を有
し、かつスイツチング特性のすぐれた素子が実現
でき、従来２つのトランジスタと１つのダイオー
ドより成るダーリントン型トランジスタが１つの
ペレツトで可能となり、組立工程が簡略化され、
安価な素子を提供することが可能である。
率を低い値に制御することにより、トランジスタ
動作をダイオード特性に近づけ、ターンオフ特性
を改善した点にある。電流増巾率の設計値は、実
用的なベース駆動回路を考慮した場合、コレクタ
電圧5Vコレクタ電流1Aの条件下で３以下という
ようにできるだけ小さくしなければならない。電
流増巾率を３以下に制御するためには、従来技術
にはない新規の技術を導入することが必要で、以
下実施例について図面を参照し詳細に説明する。
第４図ａは、本発明に係る第１の実施例を示す概
念図である。図において、１は第１のトランジス
タのエミツタ領域、２は第２のトランジスタのエ
ミツタ領域、３は第３のトランジスタのエミツタ
領域であり、４はベース領域、５はコレクタ高抵
抗層領域、６は低抵抗コレクタ領域である。第１
の実施例においては、第３のトランジスタのエミ
ツタ層３が他のトランジスタのエミツタ層１，２
より浅く形成されており、第３のトランジスタの
電流増巾率が小さくなつている。第４図ｂは本発
明に係る第２の実施例を示すものであり、第３の
トランジスタ部の下部において、コレクタ高抵抗
層５が厚く形成されており、コレクタ電流の高電
流密度領域における電流増巾率の減衰が著しくな
る様設計されたものである。第４図ｃは本発明に
係る第３の実施例を示すものであり、第３のトラ
ンジスタ部の少数キヤリアのライフタイムが選択
的に減少する様、選択的に金拡散されたものであ
る。第４図ｃにおける領域７がライフタイムを特
別に制御した領域である。本実施例においては金
原子をライフタイムキラーとして用いたが、白金
など他の重金属原子を用いることも可能であり、
また、電子線を部分的に照射することによつても
同様の効果が得られる。以上説明したように、第
３のトランジスタ部の構造を適正化することによ
り、１つのペレツトでも、高い電流増巾率を有
し、かつスイツチング特性のすぐれた素子が実現
でき、従来２つのトランジスタと１つのダイオー
ドより成るダーリントン型トランジスタが１つの
ペレツトで可能となり、組立工程が簡略化され、
安価な素子を提供することが可能である。
第１図は従来技術による２つのトランジスタと
１つのダイオードより成るダーリントン型パワー
トランジスタの等価回路であり、第２図ａは従来
技術による１つのペレツトによるダーリントン型
パワートランジスタの等価回路、第２図ｂは改善
された１つのペレツトによるダーリントン型パワ
ートランジスタの等価回路である。第３図は通常
用いられるスイツチング回路を示す。第４図ａは
本発明に係る第１の実施例を示す断面図であり、
第４図ｂは第２の実施例、第４図ｃは第３の実施
例を示す断面図である。図において、１…第１の
トランジスタのエミツタ領域、２…第２のトラン
ジスタのエミツタ領域、３…第３のトランジスタ
のエミツタ領域、４…ベース領域、５…コレクタ
高抵抗層領域、６…低抵抗コレクタ領域、７…ラ
イフタイムが制御された領域である。
１つのダイオードより成るダーリントン型パワー
トランジスタの等価回路であり、第２図ａは従来
技術による１つのペレツトによるダーリントン型
パワートランジスタの等価回路、第２図ｂは改善
された１つのペレツトによるダーリントン型パワ
ートランジスタの等価回路である。第３図は通常
用いられるスイツチング回路を示す。第４図ａは
本発明に係る第１の実施例を示す断面図であり、
第４図ｂは第２の実施例、第４図ｃは第３の実施
例を示す断面図である。図において、１…第１の
トランジスタのエミツタ領域、２…第２のトラン
ジスタのエミツタ領域、３…第３のトランジスタ
のエミツタ領域、４…ベース領域、５…コレクタ
高抵抗層領域、６…低抵抗コレクタ領域、７…ラ
イフタイムが制御された領域である。
Claims (1)
- １ 一導電型の半導体基体上に他の導電型の半導
体層を有し、該半導体層に前記一導電型の第１お
よび第２のエミツタ層とこれら第１および第２の
エミツタ層よりも浅く形成された前記一導電型の
第３のエミツタ層とを有し、前記半導体基体をコ
レクタ電極とし、前記半導体層と前記第３のエミ
ツタ層とを接続してベース電極とし、前記第１の
エミツタ層を前記第２のエミツタ層近傍の前記半
導体層に接続するとともに前記第２のエミツタ層
をエミツタ電極としたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110980A JPS56126959A (en) | 1980-03-12 | 1980-03-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110980A JPS56126959A (en) | 1980-03-12 | 1980-03-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126959A JPS56126959A (en) | 1981-10-05 |
| JPS6232625B2 true JPS6232625B2 (ja) | 1987-07-15 |
Family
ID=12322227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110980A Granted JPS56126959A (en) | 1980-03-12 | 1980-03-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56126959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226675A (ja) * | 1989-02-28 | 1990-09-10 | Sanyo Electric Co Ltd | 混成集積回路の固定構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112751A (en) * | 1980-02-13 | 1981-09-05 | Toshiba Corp | Switching element |
-
1980
- 1980-03-12 JP JP3110980A patent/JPS56126959A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226675A (ja) * | 1989-02-28 | 1990-09-10 | Sanyo Electric Co Ltd | 混成集積回路の固定構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126959A (en) | 1981-10-05 |
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