JPS6232718A - Binarization method for analog signal - Google Patents
Binarization method for analog signalInfo
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- JPS6232718A JPS6232718A JP17123085A JP17123085A JPS6232718A JP S6232718 A JPS6232718 A JP S6232718A JP 17123085 A JP17123085 A JP 17123085A JP 17123085 A JP17123085 A JP 17123085A JP S6232718 A JPS6232718 A JP S6232718A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、振幅と周期間隔との変化するアナログ信号を
２値化信号とする方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of converting an analog signal whose amplitude and periodic interval change into a binary signal.
一般にアナログ信号を２値化信号とする場合、固定的に
定めた基準値との比較を行表い、アナログ信号が基準値
以上または以下となったことを検出し、これによって２
値化信号を得るものとしているが、この場合は、アナロ
グ信号の振幅が変化すると、本来、２値化信号とすべき
ところ、アナログ信号の振幅が基準値へ達しないときに
２値化信号が得られず、２値化信号への変換状況が不正
確となる欠点を生ずる。Generally, when converting an analog signal into a binary signal, a comparison is made with a fixed reference value, and it is detected that the analog signal is above or below the reference value.
In this case, when the amplitude of the analog signal changes, it should be converted into a binary signal, but when the amplitude of the analog signal does not reach the reference value, the binary signal is generated. This results in the disadvantage that the conversion status into a binary signal becomes inaccurate.
この対策、としては、「精密機械」第４７巻第７号（１
９８１年７月）第６５頁乃至第７０頁、「不透明試料上
のバタン検査法の研究」木下、出口著によシ開示されて
いる浮動閾値回路が提案されており、この手法において
は、アナログ信号を遅延回路によシ遅延し、これを減衰
器により所定のレベルとしてからバイアス電圧を加え、
これによって比較器の基準電圧を定め、アナログ信号と
の比較を行ない、比較器の出力から２値化信号を得るも
のとしている。As a countermeasure for this, "Precision Machinery" Vol. 47 No. 7 (1
A floating threshold circuit has been proposed, as disclosed by Kinoshita and Deguchi, "Research on the slam test method on opaque samples," pp. 65 to 70 (July 1981), and in this method, analog The signal is delayed by a delay circuit, this is brought to a predetermined level by an attenuator, and a bias voltage is applied.
This determines the reference voltage of the comparator, performs comparison with the analog signal, and obtains a binary signal from the output of the comparator.
しかし、浮動閾値回路においては、遅延回路の遅延時間
をアナログ信号の周期間隔に応じて適正に定めねばなら
ず、アナログ信号の周期間隔が変化する場合、周期間隔
の値によっては２値化信号への変換がなされず、不適当
となる問題を生ずる。However, in a floating threshold circuit, the delay time of the delay circuit must be appropriately determined according to the cycle interval of the analog signal, and when the cycle interval of the analog signal changes, depending on the value of the cycle interval, is not converted, resulting in an inappropriate problem.
また、アナログ信号に直流オフセット成分を含む場合は
、これを考慮した基準電圧を定めねばならず、直流オフ
セット成分が変化する際には、基準電圧の設定をその都
度変更することを要し、これが面倒となる問題も生じて
いる。In addition, if the analog signal includes a DC offset component, the reference voltage must be determined taking this into consideration.When the DC offset component changes, the reference voltage setting must be changed each time. Troublesome problems have also arisen.
〔問題点を解決するだめの手段〕
前述の問題を解決するだめ、本発明はっぎの手段により
構成するものとなっている。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention is constituted by the following means.
すなわち、第１発明は、振幅と周期間隔との変化するア
ナログ信号を基準値と比較し、この比較結果により２値
化信号を得る方法において、アナログ信号における直前
の周期の最大値を分割し、この分割した値を基準値とし
て現周期のアナログ信号との比較を行なうものとしてい
る。That is, the first invention is a method of comparing an analog signal whose amplitude and period interval change with a reference value and obtaining a binarized signal from the comparison result, by dividing the maximum value of the immediately preceding period in the analog signal, This divided value is used as a reference value for comparison with the analog signal of the current cycle.
また、第２発明は、振幅と周期間隔とが変化し、かつ、
直流オフセット成分を含むアナログ信号を基準値と比較
し、この比較結果により２値化信号ヲ得る方法において
、アナログ信号の直流オフセット成分を相殺し、これに
よって直流オフセット成分を除去したアナログ信号にお
ける直前の周期の最大値を分割し、この分割した値を基
準として現周期の直流オフセット成分を除去したアナロ
グ信号との比較を行なうものとしている。Moreover, the second invention is characterized in that the amplitude and the periodic interval change, and
In this method, an analog signal containing a DC offset component is compared with a reference value, and a binarized signal is obtained based on the comparison result. The maximum value of the cycle is divided, and the divided value is used as a reference for comparison with an analog signal from which the DC offset component of the current cycle has been removed.
したがって、第１発明においては、分割比を適宜に定め
ることによシ、アナログ信号における直前の周期の最大
値に応じて基準値が設定され、この基準値と現周期のア
ナログ信号との比較が行なわれるものとなり、振幅およ
び周期間隔が変化しても、アナログ信号の２値化信号へ
の変換が確実に行なわれる。Therefore, in the first invention, by appropriately determining the division ratio, the reference value is set according to the maximum value of the immediately preceding period in the analog signal, and the comparison between this reference value and the analog signal of the current period is performed. Even if the amplitude and cycle interval change, the analog signal can be reliably converted into a binary signal.
また、第２発明においては、アナログ信号に直流オフセ
ット成分を含む場合、これを相殺により除去してから第
１発明と同一の処理を行なうため、直流オフセット成分
が増減しても、常に正確な２値化信号への変換が行なわ
れる。Furthermore, in the second invention, when the analog signal includes a DC offset component, this is removed by cancellation and then the same processing as in the first invention is performed, so even if the DC offset component increases or decreases, the accurate Conversion to a valued signal is performed.
以下、実施例を示す図によって本発明の詳細な説明する
。Hereinafter, the present invention will be explained in detail with reference to figures showing examples.
第１図は第１発明のブロック図、第２図は第１図におけ
る各部の波形を示す図であり、第１図において、入力１
へ与えられた第２図に）に示すとおり変位量２に応じて
レベルＬの変化するアナログ信号Ｓ＆は、ピークホール
ド回路等の最大値検出回路２へ与えられ、こ＼において
各周期毎の最大値が保持されたうえ、この最大値が分圧
器３により分割され、第２図←）に示す基準電圧ｅＭ
となシ比較器４へ基準値として与えられる。FIG. 1 is a block diagram of the first invention, and FIG. 2 is a diagram showing waveforms of each part in FIG.
As shown in FIG. The value is held, and this maximum value is divided by the voltage divider 3 to produce the reference voltage eM shown in Fig. 2 ←).
It is given to the comparator 4 as a reference value.
また、比較器４にはアナログ信号Ｓａが与えられており
、これが基準電圧・つと比較され、ζ≦８１の関係とな
れば比較器４が第２図軸）に示す１Ｈ〃（高レベル）の
比較出力を坐臥これを２値化信号Ｓ、として出力５へ送
出する一方、これに応じて単安定マルチバイブレータ等
のリセット回路６が一定パルス幅の第２図（ｃ）に示す
リセットパルスＰｒを発生し、これを最大値検出回路２
へ与え、これの保持出力をリセットするため、比較器４
の比較出力は１Ｌ〃（低レベル）へ復し、これによって
２値化信号ｓｄがアナログ信号Ｓ、の各瞬時値に応じて
′Ｈ”と′Ｌ“との２値を呈するものとなる。Further, the analog signal Sa is given to the comparator 4, and this is compared with the reference voltage, and if the relationship ζ≦81 is established, the comparator 4 outputs 1H〃 (high level) shown in the second axis). While the comparison output is sent as a binary signal S to the output 5, a reset circuit 6 such as a monostable multivibrator generates a reset pulse Pr shown in FIG. 2(c) with a constant pulse width. is generated and sent to the maximum value detection circuit 2.
to reset the holding output of comparator 4.
The comparison output returns to 1L (low level), so that the binarized signal sd takes on two values, 'H' and 'L', in accordance with each instantaneous value of the analog signal S.
たソし、第２図から明らかなとおり、アナログ信号Ｓ
、 （ａ）における直前の周期ｃ２の最大値に応じて基
準電圧−Ｍ（＆）が定まり、これと、現周期Ｃ３のアナ
ログ信号Ｓ１との比較にょシゝＨ′の２値化信号５ｄ（
ｂ）を得ていると共に、現周期ｃ３の最大値に応する基
準電圧ｅＭ と、現周期ｃ１のアナログ信号Ｓ１との比
較により２値化信号ｓｄを％（、ｆとしており、分圧器
３の分圧比を最適に設定することにより、アナログ信号
Ｓ、の振幅および周期間隔りが変化しても、正確に２値
化信号Ｓ。As is clear from Figure 2, the analog signal S
, The reference voltage -M(&) is determined according to the maximum value of the immediately preceding period c2 in (a), and the comparison between this and the analog signal S1 of the current period C3 is the binary signal 5d() of the current period C3.
b), and by comparing the reference voltage eM corresponding to the maximum value of the current period c3 with the analog signal S1 of the current period c1, the binarized signal sd is expressed as %(, f, and the voltage divider 3 is By setting the voltage division ratio optimally, the binary signal S can be accurately converted even if the amplitude and period interval of the analog signal S change.
への変換を行なうことができる。can be converted to .
なお、直前の周期Ｃ２に対し、つぎの周期ＣＲの最大値
が９０係程度に減少する場合を含むものとすれば、この
際にも、２値化信号Ｓ、への変換が確実に行なわれる分
圧比として分圧器３の構成を定めればよい。Note that if this includes a case where the maximum value of the next period CR decreases to about a factor of 90 with respect to the immediately preceding period C2, the conversion to the binarized signal S is reliably performed even in this case. The configuration of the voltage divider 3 may be determined as the voltage division ratio.
また、第２図←）の変位量２は、時刻推移または機械的
寸法変化に応するものでおり、本出願人の別途出願によ
る「回折格子によるギャップ制御方法」（特願昭５９−
１４６９２）、「回折格子に２物体の相対位置調整装置
」（特願昭６０−８６９４ ）等へ適用する場合には、
半導体を製する際のマスクとウェーハとのギャップを変
位量Ｚとして用いることが自在となる。In addition, the displacement amount 2 shown in Fig. 2←) corresponds to the time transition or mechanical dimensional change, and is based on the "Gap Control Method Using Diffraction Gratings" (Japanese Patent Application No. 1983-1983) filed separately by the present applicant.
14692), "Diffraction grating and relative position adjusting device for two objects" (Patent application 1986-8694), etc.
The gap between the mask and the wafer when manufacturing a semiconductor can be freely used as the displacement amount Z.
したがって、第１図の構成によれば、遅延回路を用いて
おらず、周期間隔ｔが変化しても２値化信号への変換動
作に全く支障を生ぜず、確実にアナログ信号Ｓ１に応じ
た２値化信号Ｓ、が得られ）前述の各出願により開示さ
れた制御または調整に際し、光電変換素子より生ずるア
ナログ信号が振幅および周期間隔の変化するものである
ため、これらへ適用して良好な結果が得られる。Therefore, according to the configuration shown in FIG. 1, no delay circuit is used, and even if the periodic interval t changes, there is no problem at all in the conversion operation to a binary signal, and it is possible to reliably respond to the analog signal S1. During the control or adjustment disclosed in each of the above-mentioned applications, since the analog signal generated by the photoelectric conversion element changes in amplitude and periodic interval, it is suitable for application thereto. Get results.
第３図は他の実施例を示すブロック図、第４図は第３図
における各部の波形を示す図でおり、第１図および第２
図とはソ同様でおるが、第３図においては、分圧器１１
として例えば４の分圧比による基準電圧ｅＨと、４の分
圧比による基準電圧ｅｌｔ、とを生ずるものを用い、こ
れに応じて比較器１２には、６ ｓｉ ＜ Ｓ ａ と
とき囁Ｈ〃の比較出力を生じ、ｅ、≧８１となるとき比
較出力を％ （、ｌｆとするものを用いている。3 is a block diagram showing another embodiment, FIG. 4 is a diagram showing waveforms of each part in FIG. 3, and FIG.
The figure is similar to that shown in Figure 3, but in Figure 3, the voltage divider 11
For example, a voltage generator that generates a reference voltage eH with a voltage division ratio of 4 and a reference voltage elt with a voltage division ratio of 4 is used, and accordingly, the comparator 12 is used to compare 6 si < S a and when H An output is generated, and when e≧81, the comparison output is % (, lf).
したがって、第４図のとおり、アナログ信号Ｓ＆（＆）
における直前の周期Ｃ１に応する基準電圧＠８（ａ）よ
り、座り周期Ｃ１のアナログ信号Ｓ１が高いレベルとな
れば、２値化信号Ｓ、（ｂ）が＊ Ｈ／／へ転じ、これ
に応じてリセットパルスＰ、（ｅ）が生じ、各基準電圧
＠ ！ｌ Ｎ・Ｌ（ａ）がリセットされると共に、 ２
値化は号の１Ｈ〃が保持され、現在の周期ＣＲに応する
基準電圧・、よりアナログ信号Ｓ１が低下すると、２値
化信号Ｓｄが１Ｌ〃へ復するものとなり、比較器１２の
ヒステリシス特性により、アナログ信号Ｓ、へ重畳する
雑音成分等によって比較器１２が誤動作し、２値化信号
Ｓｄへの変換に誤９を生ずることが確実に阻止される。Therefore, as shown in Figure 4, the analog signal S&(&)
When the analog signal S1 of the sitting cycle C1 becomes a higher level than the reference voltage @8(a) corresponding to the immediately preceding cycle C1, the binarized signal S, (b) changes to *H//; A reset pulse P, (e) is generated accordingly, and each reference voltage @ ! l N・L(a) is reset, and 2
The digitization is held at 1H, and when the reference voltage corresponding to the current cycle CR decreases, the binary signal Sd returns to 1L, and the hysteresis characteristic of the comparator 12 This reliably prevents the comparator 12 from malfunctioning due to noise components superimposed on the analog signal S, and causing an error 9 in the conversion to the binary signal Sd.
第５図は比較器１２のブロック図、第６図は第５図にお
ける各部の波形を示す図であり、第６図においては、通
常の比較器１５．１６が設けられ、これらの比較出力が
Ｄ形フリップフロップ回路（以下、ＦＦＣ）１７のクロ
ック入力ＣＫおよびリセット人力Ｒへ各個に与えられて
おり、比較器１５には基準電圧６□が、比較器１６には
基準電圧＠、が与えられていると共に、各々に対しアナ
ログ信号Ｓ、が共通に与えられ、ＦＦＣφ１１のデータ
人力りに対してけ％ ＨＩが電源ｖｃにより印加されて
いる。FIG. 5 is a block diagram of the comparator 12, and FIG. 6 is a diagram showing waveforms of each part in FIG. 5. In FIG. A reference voltage 6□ is applied to the comparator 15, and a reference voltage @ is applied to the comparator 16. At the same time, an analog signal S is commonly applied to each of them, and %HI is applied by the power supply vc to the data input of the FFCφ11.
このため、アナログ信号Ｓ＆（ａ）のレベルが基準電圧
！ Ｌ（ａｓｈ上となれば、比較出力（ｂ）が１Ｈ〃と
なり、ＦＦＣ・１Ｔのリセット状態が解除され、アナロ
グ信号Ｓ、（＆）が基準電圧ｅＨ（ａ）以上となるのに
応じてＦＦＣ・１Ｔがセットされ、これの出力Ｑ（ｄ）
がＩ Ｈｌへ転じ、アナログ信号Ｓ、偽）が基準電圧ｅ
Ｈより低下し、比較出力（Ｃ）が１Ｌ“となっても出
力Ｑ（ｄ）ｔｉ’Ｈ’を維持する。Therefore, the level of analog signal S&(a) is the reference voltage! When it becomes above L(ash, the comparison output (b) becomes 1H〃, the reset state of FFC・1T is released, and the analog signal S, (&) becomes equal to or higher than the reference voltage eH(a).・1T is set and its output Q(d)
turns into I Hl, and the analog signal S, false) becomes the reference voltage e.
Even if the comparison output (C) becomes 1L, the output Q(d) remains at H'.
これに対し、アナログ信号Ｓ、（ａ）が基準電圧ｅＬよ
り低下すれば、比較出力（ｂ）が１Ｌ″ となり、これ
に応じてＦＦＣ・１７がリセットされるため、出力Ｑ
（ｄ）が１Ｌ″へ復する。On the other hand, if the analog signal S, (a) falls below the reference voltage eL, the comparison output (b) becomes 1L'', and the FFC 17 is reset accordingly, so the output Q
(d) returns to 1L''.
したがって、第５図の構成によれば、ヒステリシス特性
を有する第３図の比較器１２を実現することができる。Therefore, according to the configuration of FIG. 5, the comparator 12 of FIG. 3 having hysteresis characteristics can be realized.
たソし、同等の機能を呈するものであれば、第５図のも
のに限らず、種々の選定が任意でおる。However, as long as it exhibits the same function, it is not limited to the one shown in FIG. 5, and various selections may be made.
第７図は、第２発明のブロック図であり、入力１へ与え
られるアナログ信号Ｓ、ｄが第８図囚、■）のとおり、
直流オフセット成分ΔＶを含み、かつ、これが変化する
ものとなっておシ、上述の各出願においては、（Ａ）が
ウェーハ面の高反射率、（匂がウェーハ面の低反射率に
対応するものとなる。FIG. 7 is a block diagram of the second invention, and the analog signals S and d given to input 1 are as shown in FIG.
In each of the above-mentioned applications, (A) corresponds to a high reflectance of the wafer surface, and (the odor corresponds to a low reflectance of the wafer surface) becomes.
このため、第７図においては、インバータおよびピーク
ホールド回路等によるオフセット検出回路２１が設けて
あり、これによって入力１へ与えられる第９図６）に示
すアナログ信号Ｓａｄ中の直流オフセット成分ΔＶに応
じた電圧を抽出し、これを減算器２２へ与え、こ＼にお
いてアナログ信号Ｓａｄ中の直流オフセット成分ΔＶを
減算によって相殺し、第９図（ｂ）のとおり云流オフセ
ット成分ΔＶを除去したアナログ信号Ｓａとしたうえ、
第１図または第３図の２値化回路２３へ与え、２値化信
号Ｓ、を得るものとなっている。For this reason, in FIG. 7, an offset detection circuit 21 including an inverter and a peak hold circuit is provided, which responds to the DC offset component ΔV in the analog signal Sad shown in FIG. This voltage is extracted and applied to the subtracter 22, where the DC offset component ΔV in the analog signal Sad is canceled by subtraction, and the analog signal from which the DC offset component ΔV has been removed is obtained as shown in FIG. 9(b). In addition to Sa,
The signal is applied to the binarization circuit 23 of FIG. 1 or 3 to obtain a binarized signal S.
したがって、直流オフセット成分ΔＶが変化しても、２
値化回路２３には直流オフセット成分ΔＶの除去された
アナログ信号Ｓ＆が与えられ、特に基準電圧の変更等を
行なうことなく、２値化信号への変換が正確に行なわれ
る。Therefore, even if the DC offset component ΔV changes, 2
The analog signal S& from which the DC offset component ΔV has been removed is supplied to the value converting circuit 23, and the conversion into a binary signal is accurately performed without particularly changing the reference voltage.
たソし、２値化信号Ｓｄの％Ｈ“、′Ｌ〃を反対とし、
これに応じてリセット回路６の応動条件を定めてもよく
、オフセット検出回路２１には、状況に応じ低域Ｆ波器
等を用いることもできる等、種々の変形が自在である。%H" and 'L" of the binary signal Sd are reversed,
The response conditions of the reset circuit 6 may be determined accordingly, and the offset detection circuit 21 can be modified in various ways, such as using a low-frequency F wave device or the like depending on the situation.
以上の説明により明らかなとおり本発明によれば、振幅
および周期間隔の変化するアナログ信号を正確に２値化
信号へ変換できると共に、第２発明によれば、アナログ
信号が直流オフセット成分を含む場合にも支障を生じな
いため、アナログ信号を２値化信号へ変換する各種の用
途において顕著な効果が得られる。As is clear from the above description, according to the present invention, it is possible to accurately convert an analog signal whose amplitude and periodic interval change into a binary signal, and according to the second invention, when the analog signal includes a DC offset component, Since this method does not cause any problem, it is possible to obtain remarkable effects in various applications in which analog signals are converted into binary signals.
図は本発明の実施例を示し、第１図は第１発明のブロッ
ク図、第２図は第１図における各部の波形を示す図、第
３図は他の実施例を示すブロック図、第４図は第３図に
おける各部の波形を示す図、第５図は第３図に用いる比
較器のブロック図、第６図は第５図における各部の波形
を示す図、第７図は第２発明のブロック図、第８図はア
ナログ信号を示す図、第９図は第７図における各部の波
形を示す図である。
１・・・・入力、２・・・・ｆ大値検出回路、３．１１
・・・含分圧器、４．１２・・・・比較器、５、・０．
出力、６＠＠＠＊リセット回路、２１・・・・オフセッ
ト検出回路、２２・・φ・減算器、２３・・・・２値化
回路、ｓｌ、ｓｌｄ ・・・・アナログ信号、ｓ、φ・
・・２値化信号、・つ、ｅ １・ ・・・・基準電圧
、ｔ・・・・周期間ＨＬ
隔、Ｃ２・・・・直前の周期、ｃ、・・・・現在の周期
。
特許出願人 日本電信電話株式会社
代 理 人 山 川 政 樹（はが１名）第１図
ム
第２図
第３図
第４図
（Ｃ） □し−し二［−
第８図
（Ａ） （Ｂ）
（ａ） （ｂ）The figures show an embodiment of the present invention, FIG. 1 is a block diagram of the first invention, FIG. 2 is a diagram showing waveforms of each part in FIG. 1, and FIG. 3 is a block diagram showing another embodiment. Figure 4 is a diagram showing the waveforms of each part in Figure 3, Figure 5 is a block diagram of the comparator used in Figure 3, Figure 6 is a diagram showing the waveforms of each part in Figure 5, and Figure 7 is a diagram showing the waveforms of each part in Figure 2. FIG. 8 is a block diagram of the invention, FIG. 8 is a diagram showing analog signals, and FIG. 9 is a diagram showing waveforms of various parts in FIG. 7. 1...Input, 2...F large value detection circuit, 3.11
...Inclusive pressure gauge, 4.12...Comparator, 5,.0.
Output, 6@@@*Reset circuit, 21...offset detection circuit, 22...φ/subtracter, 23...binarization circuit, sl, sld...analog signal, s, φ・
...Binarized signal, ...Reference voltage, t...Cyclic period HL interval, C2...Previous cycle, c,...Current cycle. Patent applicant: Nippon Telegraph and Telephone Corporation Agent: Masaki Yamakawa (1 person) Figure 1 Figure 2 Figure 3 Figure 4 (C) (B) (a) (b)
Claims (2)
値と比較し、該比較結果により２値化信号を得る方法に
おいて、前記アナログ信号における直前の周期の最大値
を分割し、該分割した値を基準値として現周期の前記ア
ナログ信号との比較を行なうことを特徴とするアナログ
信号の２値化方法。(1) In a method of comparing an analog signal whose amplitude and period interval change with a reference value and obtaining a binarized signal based on the comparison result, the maximum value of the immediately preceding period in the analog signal is divided; A method for binarizing an analog signal, characterized in that the value is used as a reference value and compared with the analog signal of the current cycle.
ト成分を含むアナログ信号を基準値と比較し、該比較結
果により２値化信号を得る方法において、前記アナログ
信号の直流オフセット成分を相殺し、これによつて前記
直流オフセット成分を除去したアナログ信号における直
前の周期の最大値を分割し、該分割した値を基準として
現周期の前記直流オフセット成分を除去したアナログ信
号との比較を行なうことを特徴とするアナログ信号の２
値化方法。(2) In a method of comparing an analog signal whose amplitude and period interval change and which includes a DC offset component with a reference value, and obtaining a binarized signal based on the comparison result, the DC offset component of the analog signal is canceled out. As a result, the maximum value of the immediately preceding period in the analog signal from which the DC offset component has been removed is divided, and the divided value is compared with the analog signal of the current period from which the DC offset component has been removed. 2 of analog signals characterized by
Value method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17123085A JPS6232718A (en) | 1985-08-05 | 1985-08-05 | Binarization method for analog signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17123085A JPS6232718A (en) | 1985-08-05 | 1985-08-05 | Binarization method for analog signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232718A true JPS6232718A (en) | 1987-02-12 |
Family
ID=15919455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17123085A Pending JPS6232718A (en) | 1985-08-05 | 1985-08-05 | Binarization method for analog signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232718A (en) |
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