JPS6232829B2 - - Google Patents
Info
- Publication number
- JPS6232829B2 JPS6232829B2 JP54101472A JP10147279A JPS6232829B2 JP S6232829 B2 JPS6232829 B2 JP S6232829B2 JP 54101472 A JP54101472 A JP 54101472A JP 10147279 A JP10147279 A JP 10147279A JP S6232829 B2 JPS6232829 B2 JP S6232829B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- output
- input
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
この発明は、入出力装置を持続することなくチ
ヤネル機能の診断および性能評価を行なうことの
できるチヤネルにおける診断方式に関する。 第１図はDMA（ダイレクトメモリアクセス）
装置の持続システムを示すブロツク図であり、図
において符号１は主記憶装置である。主記憶装置
１は主記憶制御装置２に接続されている。そし
て、主記憶装置１は、主記憶制御装置２の制御に
より、中央処理装置（以下、CPUと称する）
３、DMAバス４に接続されているセレクタチヤ
ネル５とのサイクルスチールで使用される。セレ
クタチヤネル５にはセレクタバス６を通して入出
力制御装置７，８がそれぞれ接続されている。そ
して、入出力制御装置７には複数台の入出力装置
９，１０…が、入出力制御装置８には複数台の入
出力装置１１，１２…がそれぞれ接続されてい
る。 この第１図に示されるシステムにおいて、セレ
クタチヤネル５は、主記憶装置１内にあらかじめ
格納されているチヤネル制御語に従い、入出力装
置９〜１２のいずれかと主記憶装置１との間のデ
ータ転送を主として行なうものである。すなわ
ち、セレクタチヤネル５は、CPU３からチヤネ
ル制御語の格納されているアドレスを起動命令と
して受取ることにより起動し、チヤネル制御語を
読出して入力する。そして、セレクタチヤネル５
はチヤネル制御語で指定された動作たとえばデー
タ転送、入出力装置の制御などを行なう。セレク
タチヤネル５の動作を更に詳細に説明すると、チ
ヤネル制御語の読み込みのほかに、チヤネル制御
語の解読、チヤネル制御語の実行（データ転送、
コマンドの実行）、入出力終了状態の書込み、割
込み発生などがある。 このような従来のセレクタチヤネル５におい
て、チヤネルを介した主記憶装置１と入出力装置
との間のデータ転送動作を確認する場合、セレク
タバス６に第１図に示されるように入出力装置９
〜１２を実際に接続しなければならず問題であつ
た。しかも、データ転送は主記憶装置１、セレク
タチヤネル５、入出力制御装置７，８、入出力装
置９〜１２が結合されて行なわれるため、データ
転送時に障害が発生しても、どの装置の障害なの
かをCPU３側で判断することは極めて困難であ
つた。更に、セレクタチヤネル５には低速の入出
力装置と、高速の入出力装置との両方が接続され
る場合が多いが、この場合、信頼性ならびにタイ
ミングマージンに関し、セレクタチヤネル５にと
つていずれの方が厳しい条件となるのか否かを判
断することは困難であつた。 この発明は上記事情に鑑みてなされたものでそ
の目的は、入出力装置を接続することなく自己の
機能を効率よく診断できるチヤネルにおける診断
方式を提供することにある。 この発明の他の目的は確実な自己診断機能によ
り障害発見時間を著しく短縮することにある。 この発明の更に他の目的は、セレクタチヤネル
における性能評価および信頼性評価を容易に行な
えるようにすることにある。 以下、この発明のセレクタチヤネルを例にとり
図面を参照して説明する。 第２図はこの発明に係わるセレクタチヤネル２
０の一実施例の構成を示すブロツク図である。こ
の第２図において、２１は高速DMAバス（以下
高速バスと称する）であり、第２図では示されて
いないが第１図のように主記憶制御装置に接続さ
れ、複数個のチヤネルが接続されている。この高
速バス２１には高速バスドライバ／レシーバ回路
２２が接続されている。この高速バスドライバ／
レシーバ回路２２よりバス２３を介してメモリア
ドレスレジスタ２４、ライトデータレジスタ２
５、リードデータレジスタ２６、デバイスナンバ
レジスタ２７が接続されている。 上記バス２３は高速バス２１のデータが通るバ
スであり、また、メモリアドレスレジスタ２４は
主記憶制御装置（図示せず）へ送るメモリアドレ
スを保存するレジスタである。ライトデータレジ
スタ２５は主記憶装置（図示せず）へ送るデータ
を保存するレジスタである。また、リードデータ
レジスタ２６は主記憶装置からのデータを保存す
るレジスタであり、デバイスナンバレジスタ２７
はチヤネル起動命令の対象機器番号を保存するレ
ジスタである。 上記メモリアドレスレジスタ２４、ライトデー
タレジスタ２５、リードデータレジスタ２６はそ
れぞれ内部バス２８に接続されている。この内部
バス２８はマイクロコンピユータのメモリデータ
あるいはセレクタバスデータの通る内部バスであ
る。上記マイクロコンピユータは符号２９で示さ
れており、このマイクロコンピユータ２９は内部
バス２８を通して各レジスタとデータの授受を行
なうようになつているとともに、転送開始指令信
号STRF0が送出される起動信号線３０を通して
セレクタバス制御回路３１に接続されかつこのセ
レクタバス制御回路３１から送出される転送終了
割込み信号ETRF0が通る終了信号線３２を介し
てマイクロコンピユータ２９に接続されている。
セレクタバス制御回路３１にはメモリ要求信号
BREQ0が通るメモリリクエスト信号線３３が接
続されている。メモリリクエスト信号線３３は高
速バス制御回路４２（後述する）に接続されてい
る。 上記マイクロコンピユータ２９はさらに入出力
バス３４、セレクタバスドライバ／レシーバ回路
３５を通して入出力装置（図示せず）とデータの
授受を行なうようになつている。セレクタバス３
６は入出力装置へのデータ、各種制御信号が通る
バスである。このセレクタバス３６にはセレクタ
バスドライバ／レシーバ回路３７が接続されてい
る。セレクタバスドライバ／レシーバ回路３７は
内部バス２８に接続されている。 また、この内部バス２８にはカウンタ３８が接
続されている。カウンタ３８は転送バイト数をカ
ウントするものであり、その出力端は指定された
データバイト数の転送終了を示すカウンタ０信号
が通るカウンタ０信号線３９を通して上述のセレ
クタバス制御回路３１に接続されている。 一方、４０はコマンドレジスタであり、上記内
部バス２８に接続されている。このコマンドレジ
スタ４０は内部バス２８にアクセスの指令を伝え
るもので、内部バス２８を通してコマンドレジス
タ４０にデータを書き込むと、その内容により内
部バス２８の読取り、内部バス２８の書込みなど
の動作を開始するようになつている。また、４１
はマイクロコンピユータ２９のランダムアクセス
メモリ（以下、RAMと云う）であり、このRAM
４１は内部バス２８を通して、マイクロコンピユ
ータ２９に接続されている。なお、４２は高速バ
ス制御回路であり、上記高速バス２１に接続され
ている。また、４３はセレクタチヤネル２０の機
能診断、シミユレーシヨンを行なうためのシミユ
レータであり、セレクタバス３６に接続されてい
る。このシミユレータについては後で詳細に説明
する。 また、マイクロコンピユータ２９には、機器番
号が入出力装置へ出力されていることを示す機器
番号出力信号ADRS0、同じくコマンドが出力さ
れていることを示すコマンド出力信号CMD0、同
じくデータが出力されていることを示すデータア
ベイラブル信号DAV0、セレクタチヤネル２０へ
のデータ入力を要求していることを示すデータリ
クエスト信号DR0、機器ステイタスを要求してい
ることを示すステイタス要求信号SRQ0、および
入出力装置からの割込み要求に対する割込み承認
信号ACK0がそれぞれセレクタバス３６へ送出さ
れる各信号線（図示せず）が接続されている。更
に、マイクロコンピユータ２９には、セレクタチ
ヤネル２０から送出される各種制御信号に対して
入出力装置から返される応答信号SYNC0、およ
びセレクタチヤネル２０と入出力装置との間でデ
ータ転送が終了した際に入出力装置から送出され
る割込み信号ATN0がそれぞれ通る各信号線（図
示せず）が接続されている。 一方、セレクタバス制御回路３１には、ステイ
タス要求信号SRQ0、データアベイラブル信号
DAV0およびデータリクエスト信号DR0がそれぞ
れセレクタバス３６へ送出される各信号線（図示
せず）が接続されている。更に、セレクタバス制
御回路３１には、入出力装置からの応答信号
SYNC0が通る信号線（図示せず）、１バイトのデ
ータ転送の都度カウンタ３８へ送出されるカウン
ト信号CNTR0が通る信号線（図示せず）、および
主記憶装置と入出力装置との間のデータ転送の終
了を示す転送終了信号EDBYTE0がセレクタバス
３６上へ送出される信号線（図示せず）が接続さ
れている。 なお、マイクロコンピユータ２９およびセレク
タバス制御回路３１にそれぞれ接続されるステイ
タス要求信号SRQ0の各信号線、同じくデータア
ベイラブル信号DAV0の各信号線、同じくデータ
リクエスト信号DR0の各信号線はそれぞれ対応す
るオア回路（図示せず）に接続されている。そし
て各オア回路を通してマイクロコンピユータ２９
またはセレクタバス制御回路３１から与えられる
各ステイタス要求信号SRQ0、データアベイラブ
ル信号DAV0およびデータリクエスト信号DR0が
それぞれセレクタバス３６へ送出されるようにな
つている。 次に、第２図の動作の説明に先立ち、この発明
と関連する部分について、一通りの動作説明を行
なうことにする。入出力機器と主記憶装置との間
のデータ転送を制御するハードウエアをチヤネル
と呼び、その中で１台の高速な入出力機器と主記
憶装置との間のデータ転送を制御するハードウエ
アをセレクタチヤネルと呼ぶ。 チヤネル制御プログラムはデータの転送、補助
制御情報の入出力装置側転送、入出力装置側から
の状態情報の読出しなどを行なう入出力コマンド
がプログラムのように並べられるものである。 すなわち、CPUのメインプログラムの命令に
より、入出力装置とのデータ転送を起動させ、後
の処理はチヤネルがメインのプログラムとは独立
してその入出力動作を行ない終了させる。チヤネ
ルプログラムはチヤネルコントロールワード
（CCW）と呼ばれるインストラクシヨンよりな
る。 第３図はこの発明に係わるセレクタチヤネルを
含むデータ処理装置の実施例を示したものであ
る。この第３図から明らかなように、CPU５１
は効率よく入出力を行なえるように、高速バス５
２と低速バス５３の２つのバスを使用しており、
主記憶装置５４、バスコントローラ５５、演算制
御装置５６からなる。 高速バス５２は、たとえば、32ビツトのデータ
幅を有し、高速で情報を転送することができ、図
に示すごとく、バスコントローラ５５を介して、
主記憶装置５４ならびに演算制御装置５６、マル
チプレクサチヤネル５７、セレクタチヤネル５８
…が接続されている。また、この高速バス５２と
は独立して存在する低速バス５３は低速入出力の
ためのたとえば、８ビツトまたは16ビツトのデー
タ幅を有し、演算制御装置５６と、この低速バス
５３に接続される装置間で情報を転送するための
双方向のバスであり、演算制御装置５６でコント
ロールされる従来システムの入出力バスと同様の
ものである。 セレクタチヤネル５８により、コントロールさ
れるセレクタバス５９は低速バス５３と同一構造
をしており、各種入出力装置（第３図中でＩ／Ｏ
として示されている）が接続されている。ただ
し、このセレクタバス５９に接続されている入出
力装置は１台のみがセレクタチヤネル５８を通
し、主記憶装置５４とデータ転送をすることがで
きる。 第４図は第３図におけるCPU５１のうち、特
に、演算制御装置付近の実施例を示したものであ
る。この第４図において、６１は各種演算を行な
う演算部、６２は各種プログラムないしはデータ
を格納する主記憶装置、６３は主記憶装置６２に
おける命令コードの判別ないしは命令語長を識別
する命令判別制御部、６４はこの命令判別制御部
６３からの指示により、マイクロプログラムの動
作を制御する制御部である。 また、６５はゼネラルレジスタ（GR0〜GR15）
であり、この16個のゼネラルレジスタ６５は各16
ビツトで構成され、各種演算の際に、アキユムレ
ータとして使用され、ゼネラルレジスタ６５はイ
ンデツクスレジスタとしても使用可能である。６
６はプログラムステータスワードカウンタ（以
下、PSWと称する）であり。プログラムの実行
状態（割込みの禁止／許可）、ステータスなどを
表示するレジスタであり、ステータス部
（STATUS）、コンデイシヨンコード部（CC）、
ロケーシヨン部（LOC）から構成される。第５
図に上記PSW６６の構成を示す。この第５図よ
り明らかなように、STATUSは12ビツトからな
り、CPUの現在の状態を示すものであつて、各
ビツトの機能は下記第１表のごとくである。
ヤネル機能の診断および性能評価を行なうことの
できるチヤネルにおける診断方式に関する。 第１図はDMA（ダイレクトメモリアクセス）
装置の持続システムを示すブロツク図であり、図
において符号１は主記憶装置である。主記憶装置
１は主記憶制御装置２に接続されている。そし
て、主記憶装置１は、主記憶制御装置２の制御に
より、中央処理装置（以下、CPUと称する）
３、DMAバス４に接続されているセレクタチヤ
ネル５とのサイクルスチールで使用される。セレ
クタチヤネル５にはセレクタバス６を通して入出
力制御装置７，８がそれぞれ接続されている。そ
して、入出力制御装置７には複数台の入出力装置
９，１０…が、入出力制御装置８には複数台の入
出力装置１１，１２…がそれぞれ接続されてい
る。 この第１図に示されるシステムにおいて、セレ
クタチヤネル５は、主記憶装置１内にあらかじめ
格納されているチヤネル制御語に従い、入出力装
置９〜１２のいずれかと主記憶装置１との間のデ
ータ転送を主として行なうものである。すなわ
ち、セレクタチヤネル５は、CPU３からチヤネ
ル制御語の格納されているアドレスを起動命令と
して受取ることにより起動し、チヤネル制御語を
読出して入力する。そして、セレクタチヤネル５
はチヤネル制御語で指定された動作たとえばデー
タ転送、入出力装置の制御などを行なう。セレク
タチヤネル５の動作を更に詳細に説明すると、チ
ヤネル制御語の読み込みのほかに、チヤネル制御
語の解読、チヤネル制御語の実行（データ転送、
コマンドの実行）、入出力終了状態の書込み、割
込み発生などがある。 このような従来のセレクタチヤネル５におい
て、チヤネルを介した主記憶装置１と入出力装置
との間のデータ転送動作を確認する場合、セレク
タバス６に第１図に示されるように入出力装置９
〜１２を実際に接続しなければならず問題であつ
た。しかも、データ転送は主記憶装置１、セレク
タチヤネル５、入出力制御装置７，８、入出力装
置９〜１２が結合されて行なわれるため、データ
転送時に障害が発生しても、どの装置の障害なの
かをCPU３側で判断することは極めて困難であ
つた。更に、セレクタチヤネル５には低速の入出
力装置と、高速の入出力装置との両方が接続され
る場合が多いが、この場合、信頼性ならびにタイ
ミングマージンに関し、セレクタチヤネル５にと
つていずれの方が厳しい条件となるのか否かを判
断することは困難であつた。 この発明は上記事情に鑑みてなされたものでそ
の目的は、入出力装置を接続することなく自己の
機能を効率よく診断できるチヤネルにおける診断
方式を提供することにある。 この発明の他の目的は確実な自己診断機能によ
り障害発見時間を著しく短縮することにある。 この発明の更に他の目的は、セレクタチヤネル
における性能評価および信頼性評価を容易に行な
えるようにすることにある。 以下、この発明のセレクタチヤネルを例にとり
図面を参照して説明する。 第２図はこの発明に係わるセレクタチヤネル２
０の一実施例の構成を示すブロツク図である。こ
の第２図において、２１は高速DMAバス（以下
高速バスと称する）であり、第２図では示されて
いないが第１図のように主記憶制御装置に接続さ
れ、複数個のチヤネルが接続されている。この高
速バス２１には高速バスドライバ／レシーバ回路
２２が接続されている。この高速バスドライバ／
レシーバ回路２２よりバス２３を介してメモリア
ドレスレジスタ２４、ライトデータレジスタ２
５、リードデータレジスタ２６、デバイスナンバ
レジスタ２７が接続されている。 上記バス２３は高速バス２１のデータが通るバ
スであり、また、メモリアドレスレジスタ２４は
主記憶制御装置（図示せず）へ送るメモリアドレ
スを保存するレジスタである。ライトデータレジ
スタ２５は主記憶装置（図示せず）へ送るデータ
を保存するレジスタである。また、リードデータ
レジスタ２６は主記憶装置からのデータを保存す
るレジスタであり、デバイスナンバレジスタ２７
はチヤネル起動命令の対象機器番号を保存するレ
ジスタである。 上記メモリアドレスレジスタ２４、ライトデー
タレジスタ２５、リードデータレジスタ２６はそ
れぞれ内部バス２８に接続されている。この内部
バス２８はマイクロコンピユータのメモリデータ
あるいはセレクタバスデータの通る内部バスであ
る。上記マイクロコンピユータは符号２９で示さ
れており、このマイクロコンピユータ２９は内部
バス２８を通して各レジスタとデータの授受を行
なうようになつているとともに、転送開始指令信
号STRF0が送出される起動信号線３０を通して
セレクタバス制御回路３１に接続されかつこのセ
レクタバス制御回路３１から送出される転送終了
割込み信号ETRF0が通る終了信号線３２を介し
てマイクロコンピユータ２９に接続されている。
セレクタバス制御回路３１にはメモリ要求信号
BREQ0が通るメモリリクエスト信号線３３が接
続されている。メモリリクエスト信号線３３は高
速バス制御回路４２（後述する）に接続されてい
る。 上記マイクロコンピユータ２９はさらに入出力
バス３４、セレクタバスドライバ／レシーバ回路
３５を通して入出力装置（図示せず）とデータの
授受を行なうようになつている。セレクタバス３
６は入出力装置へのデータ、各種制御信号が通る
バスである。このセレクタバス３６にはセレクタ
バスドライバ／レシーバ回路３７が接続されてい
る。セレクタバスドライバ／レシーバ回路３７は
内部バス２８に接続されている。 また、この内部バス２８にはカウンタ３８が接
続されている。カウンタ３８は転送バイト数をカ
ウントするものであり、その出力端は指定された
データバイト数の転送終了を示すカウンタ０信号
が通るカウンタ０信号線３９を通して上述のセレ
クタバス制御回路３１に接続されている。 一方、４０はコマンドレジスタであり、上記内
部バス２８に接続されている。このコマンドレジ
スタ４０は内部バス２８にアクセスの指令を伝え
るもので、内部バス２８を通してコマンドレジス
タ４０にデータを書き込むと、その内容により内
部バス２８の読取り、内部バス２８の書込みなど
の動作を開始するようになつている。また、４１
はマイクロコンピユータ２９のランダムアクセス
メモリ（以下、RAMと云う）であり、このRAM
４１は内部バス２８を通して、マイクロコンピユ
ータ２９に接続されている。なお、４２は高速バ
ス制御回路であり、上記高速バス２１に接続され
ている。また、４３はセレクタチヤネル２０の機
能診断、シミユレーシヨンを行なうためのシミユ
レータであり、セレクタバス３６に接続されてい
る。このシミユレータについては後で詳細に説明
する。 また、マイクロコンピユータ２９には、機器番
号が入出力装置へ出力されていることを示す機器
番号出力信号ADRS0、同じくコマンドが出力さ
れていることを示すコマンド出力信号CMD0、同
じくデータが出力されていることを示すデータア
ベイラブル信号DAV0、セレクタチヤネル２０へ
のデータ入力を要求していることを示すデータリ
クエスト信号DR0、機器ステイタスを要求してい
ることを示すステイタス要求信号SRQ0、および
入出力装置からの割込み要求に対する割込み承認
信号ACK0がそれぞれセレクタバス３６へ送出さ
れる各信号線（図示せず）が接続されている。更
に、マイクロコンピユータ２９には、セレクタチ
ヤネル２０から送出される各種制御信号に対して
入出力装置から返される応答信号SYNC0、およ
びセレクタチヤネル２０と入出力装置との間でデ
ータ転送が終了した際に入出力装置から送出され
る割込み信号ATN0がそれぞれ通る各信号線（図
示せず）が接続されている。 一方、セレクタバス制御回路３１には、ステイ
タス要求信号SRQ0、データアベイラブル信号
DAV0およびデータリクエスト信号DR0がそれぞ
れセレクタバス３６へ送出される各信号線（図示
せず）が接続されている。更に、セレクタバス制
御回路３１には、入出力装置からの応答信号
SYNC0が通る信号線（図示せず）、１バイトのデ
ータ転送の都度カウンタ３８へ送出されるカウン
ト信号CNTR0が通る信号線（図示せず）、および
主記憶装置と入出力装置との間のデータ転送の終
了を示す転送終了信号EDBYTE0がセレクタバス
３６上へ送出される信号線（図示せず）が接続さ
れている。 なお、マイクロコンピユータ２９およびセレク
タバス制御回路３１にそれぞれ接続されるステイ
タス要求信号SRQ0の各信号線、同じくデータア
ベイラブル信号DAV0の各信号線、同じくデータ
リクエスト信号DR0の各信号線はそれぞれ対応す
るオア回路（図示せず）に接続されている。そし
て各オア回路を通してマイクロコンピユータ２９
またはセレクタバス制御回路３１から与えられる
各ステイタス要求信号SRQ0、データアベイラブ
ル信号DAV0およびデータリクエスト信号DR0が
それぞれセレクタバス３６へ送出されるようにな
つている。 次に、第２図の動作の説明に先立ち、この発明
と関連する部分について、一通りの動作説明を行
なうことにする。入出力機器と主記憶装置との間
のデータ転送を制御するハードウエアをチヤネル
と呼び、その中で１台の高速な入出力機器と主記
憶装置との間のデータ転送を制御するハードウエ
アをセレクタチヤネルと呼ぶ。 チヤネル制御プログラムはデータの転送、補助
制御情報の入出力装置側転送、入出力装置側から
の状態情報の読出しなどを行なう入出力コマンド
がプログラムのように並べられるものである。 すなわち、CPUのメインプログラムの命令に
より、入出力装置とのデータ転送を起動させ、後
の処理はチヤネルがメインのプログラムとは独立
してその入出力動作を行ない終了させる。チヤネ
ルプログラムはチヤネルコントロールワード
（CCW）と呼ばれるインストラクシヨンよりな
る。 第３図はこの発明に係わるセレクタチヤネルを
含むデータ処理装置の実施例を示したものであ
る。この第３図から明らかなように、CPU５１
は効率よく入出力を行なえるように、高速バス５
２と低速バス５３の２つのバスを使用しており、
主記憶装置５４、バスコントローラ５５、演算制
御装置５６からなる。 高速バス５２は、たとえば、32ビツトのデータ
幅を有し、高速で情報を転送することができ、図
に示すごとく、バスコントローラ５５を介して、
主記憶装置５４ならびに演算制御装置５６、マル
チプレクサチヤネル５７、セレクタチヤネル５８
…が接続されている。また、この高速バス５２と
は独立して存在する低速バス５３は低速入出力の
ためのたとえば、８ビツトまたは16ビツトのデー
タ幅を有し、演算制御装置５６と、この低速バス
５３に接続される装置間で情報を転送するための
双方向のバスであり、演算制御装置５６でコント
ロールされる従来システムの入出力バスと同様の
ものである。 セレクタチヤネル５８により、コントロールさ
れるセレクタバス５９は低速バス５３と同一構造
をしており、各種入出力装置（第３図中でＩ／Ｏ
として示されている）が接続されている。ただ
し、このセレクタバス５９に接続されている入出
力装置は１台のみがセレクタチヤネル５８を通
し、主記憶装置５４とデータ転送をすることがで
きる。 第４図は第３図におけるCPU５１のうち、特
に、演算制御装置付近の実施例を示したものであ
る。この第４図において、６１は各種演算を行な
う演算部、６２は各種プログラムないしはデータ
を格納する主記憶装置、６３は主記憶装置６２に
おける命令コードの判別ないしは命令語長を識別
する命令判別制御部、６４はこの命令判別制御部
６３からの指示により、マイクロプログラムの動
作を制御する制御部である。 また、６５はゼネラルレジスタ（GR0〜GR15）
であり、この16個のゼネラルレジスタ６５は各16
ビツトで構成され、各種演算の際に、アキユムレ
ータとして使用され、ゼネラルレジスタ６５はイ
ンデツクスレジスタとしても使用可能である。６
６はプログラムステータスワードカウンタ（以
下、PSWと称する）であり。プログラムの実行
状態（割込みの禁止／許可）、ステータスなどを
表示するレジスタであり、ステータス部
（STATUS）、コンデイシヨンコード部（CC）、
ロケーシヨン部（LOC）から構成される。第５
図に上記PSW６６の構成を示す。この第５図よ
り明らかなように、STATUSは12ビツトからな
り、CPUの現在の状態を示すものであつて、各
ビツトの機能は下記第１表のごとくである。
【表】
【表】
また、コンデイシヨンコードCCは一般に命令
の実行ごとにセツト、リセツトされ、演算結果の
状態（キヤリ、オーバーフロー、正（大）、負
（小）、零（等）、入出力装置の状態）を示し、４
ビツトからなつて、各ビツトの意味付けは下記第
２表のごとくである。
の実行ごとにセツト、リセツトされ、演算結果の
状態（キヤリ、オーバーフロー、正（大）、負
（小）、零（等）、入出力装置の状態）を示し、４
ビツトからなつて、各ビツトの意味付けは下記第
２表のごとくである。
【表】
また、その他の情報として、ビツト１６と１７
はタイマ、１８〜２０は未使用、２１〜２３はタ
ーミネーシヨン割込みに対する優先度割込み制御
のマスクEMASK、ビツト２４〜３１は割込みコ
ードを示し、割込み発生時旧PSWはこの部分に
発生原因をコードとしてCPUがセツトするもの
であり、種類としてハードウエアチエツク、プロ
グラムチエツク、スーパバイザコイルなどがあ
る。 なお、ロケーシヨンLOCはCPUが現在実行中
の命令の入つていた番地を保持し、命令実行（分
岐命令を除く）が終了すると、次に実行すべき命
令の番地に内容を変更するものである。 ここで、説明を第４図に戻すと、６８は命令語
の上位16ビツトを保持するインストラクシヨンレ
ジスタ（IR）であり、このインストラクシヨン
レジスタ６８の内容でどのマイクロプログラムを
実行するかが決まるものである。また、６９はこ
の命令語をバツフアリングするためのバツフアレ
ジスタ（IB）であり、さらに、７０は上記主記
憶装置６２へのリード／ライトにおいてアドレス
を保持する16ビツトのメモリアドレスレジスタ
（MAR）、８１は主記憶装置６２から読み出され
たデータあるいは主記憶装置６２へ書き込むデー
タを保持する16ビツトのメモリデータレジスタ
（MDR）、８２はベース修飾のためのベースレジ
スタ（BR）であり、BR1〜BR7はその構成レジス
タである。 ８３はマイクロプログラムが用いるワーキング
レジスタ（WR）、８４は演算用補助レジスタ
（QR）、８５はデストネーシヨンバス、８６は各
レジスタの内容を演算部６１へ送出するデータバ
ス、８７は主記憶装置６２と演算部６１間のデー
タ転送バス、８８はバツフアレジスタ６８の内容
を命令判別制御部６３、命令レジスタ６８および
メモリデータレジスタ８１へ転送するためのバス
である。８９はこれらの計算機システムを制御す
るマイクロプログラムが格納される制御メモリ
（ROM）、アドレスを指定するROMアドレスレジ
スタRAR、データをラツチするROMデータレジ
スタRDRのフアームウエア格納部である。 ここで、第６図のチヤネル制御動作の概略につ
き説明する。この第６図において、９１はＨバス
（高速バス）、９２は主記憶装置、９３はCPU、
９４はチヤネル（CH）、９５はデータ転送を行な
うとする入出力装置である。この入出力装置９５
と主記憶装置９２とのデータ転送制御をチヤネル
９４が行なうものである。このデータ転送の起動
はCPU９３からの起動命令SIOにより行なわれ
る。 ここで、チヤネル制御の概要につき述べると、
まず、起動すべき機器（入出力装置）に必要なチ
ヤネル制御語（CCW；Channel Control Word）
を１ブロツクもしくは複数ブロツク生成し、主記
憶装置９２上にCCB（Channel Control Block）
としてセツトする。そして、上記の生成された
CCWをハードウエアが解析処理するようにSIO
命令により起動をかける。このCPU９３のSIO命
令実行により、チヤネル９４を起動するが、この
際、CPU９３からチヤネル９４へ、CCBアドレ
スが送出される。CCB（チヤネル制御ブロツ
ク）とはチヤネルおよび入出力装置の入出力処理
方法を示す情報であり、主記憶装置９２内に格納
されている。 チヤネル９４はCCBのアドレスを受け取つた
後、該当するCCBの内容を主記憶装置９２から
読み出し、チヤネル９４内のサービステーブル
CSTにセツトする。入出力処理はこのサービス
テーブルCSTの内容にしたがつて行なわれる。
この入出力処理が終了すると、チヤネル９４は主
記憶装置９４上のCCBへチヤネルステータス、
入出力装置ステータスなどを書き込み、CPU９
３に割込みをかけて、CCB格納アドレスとキユ
ー番号を送出する。CPU９３は主記憶装置９２
上のターミネーシヨンキユーリストTQLの該当
する番号内にCCB格納アドレスを書き、チヤネ
ルターミネーシヨン割込みを発生する。 プログラムはこの割込みにより、ターミネーシ
ヨンキユーリストTQLからCCB格納アドレスを
リスト命令で読み、動作を終了したチヤネル、入
出力デバイスのステータスチエツクなどの処理を
行なう。 なお、ターミネーシヨンキユー構造はリスト構
造であつて、キユーそのものは６個あり、１〜６
の番号が付されている。動作終了時に登録の対象
となるキユー番号はSIO命令もしくはCCBのチエ
イン情報で指定される。また、ターミネーシヨン
割込みはキユーにデータが格納されている場合に
発生する割込みであり、この割込みはPSWの
EMASK部で割込みの発生が制約される。したが
つて、PSWの変更が起きた場合でも発生するこ
とがある。以上がチヤネル制御動作の基本的動作
である。 この第６図中において、主記憶装置９２内に
IOBとあるのは転送データを一時格納する入出力
バツフアである。また、CPU９３内において、
IPMとあるのは命令処理機構、TPMとあるの
は、ターミネーシヨン処理機構である。更に、チ
ヤネル９４内にCCMとあるのはチヤネル制御機
構であり、各機器の動作については後述する。 ところで、上記CCB（Channel Control
Block）には16種類あり、これらはCCB内におけ
るCCW（Channel Control Word；チヤネル制御
語）の上位４ビツトのチヤネル指令区分番号で識
別される。チヤネル指令区分番号０および１は標
準チヤネル機能として以下にその機能、動作につ
いて説明する。 まず、チヤネル制御において用いられる命令の
フオーマツトにつき説明する。第７図ａはSIO命
令（StartIO）、第７図ｂはTIO命令（TestIO）
のフオーマツトを示したもので、OPは命令コー
ド、R1は第１オペランドの汎用レジスタを、X2
は第２オペランド修飾用インデツクスレジスタ
を、B2は第２オペランド修飾用のベースレジス
タを、D2は第２オペランドのデイスプレースメ
ントをそれぞれ設定する部分である。 なお、第１オペランドで指定される汎用レジス
タには、両方ともにチヤネル番号ならびにデバイ
ス番号が示され、第２オペランドにはチヤネル制
御データ（SIOのときはターミネーシヨンキユー
番号ならびにデバイス番号、TIOのときはチヤネ
ルステイタスならびに機器ステータス）が格納さ
れるものである。 前記SIO命令により、CPUは第１オペランドで
指定されるチヤネルおよび機器に対して、第２オ
ペランドで示されるチヤネル制御データ（ターミ
ネーシヨンキユー番号とCCB格納アドレスの32
ビツト）を転送する。 このデータが正しくチヤネルに転送されると、
PSWのコンデイシヨンコードCCのＶビツトは
「０」または「１」にセツトされる。そして、動
作対象機器が故障などの原因で動作不能の場合、
チヤネルターミネーシヨン割込みが発生する。 一方、前記TIO命令によりCPUは第１オペラ
ンドで指定されるチヤネルおよび機器からそれぞ
れのステータスを受け取り、第２オペランドで示
される番地へ格納するものである。このとき、コ
ンデイシヨンコードCCのＶビツトが「０」のと
き動作が正しく完了したことを示し、Ｖビツトが
「１」のときチヤネルが未接続であつたことを示
す。 次に、第８図、第９図にCCBのフオーマツト
およびCCWのフオーマツトの一実施例を示す。
CCBはチヤネルおよび入出力機器の入出力処理
方法を示す情報であつて、主記憶装置に格納さ
れ、各情報は次のような機能を有する。 (1) 指令区分； セレクタチヤネルであることを示す。 (2) 変更先機器アドレス； チエイン指定、機器変更指定がある場合、次
の要求動作の対象となる機器のアドレスを示
す。 (3) キユー指定； 要求された動作が終了したら、CPUにター
ミネーシヨン割込みをかけることを指定する。
登録されるべきキユー番号はSIO命令、あるい
は先のCCBで知らされていることが必要であ
る。 (4) チエイン指定； 要求された動作が全て終了した後、このビツ
トがセツトしていれば、チエインアドレスに示
された主記憶装置の領域から新しいCCBを読
み出し、そこで要求されている動作を実行す
る。 (5) 機器変更指定； チエイン指定により新しい動作を実行する
際、動作の対象となる機器が変更されることを
指定する。この指定がある場合、新しく動作の
対象となる機器アドレスは次の(6)に示す。 (6) 機器属性指定； 動作要求の対象となるバルクシステムの種類
を示す。 ０…指定なし １…デイスクタイプ ２…ドラムタイプ ３…MT（磁気テープ）タイプ ４…FDD（フレキシブルデイスクドライブ）
タイプ ５…カセツトMT、カートリツジMTタイプ ６〜15…未定 (7) コマンド； 要求する動作内容を示す。 次に、機器の属性指定についてさらに詳述す
る。
はタイマ、１８〜２０は未使用、２１〜２３はタ
ーミネーシヨン割込みに対する優先度割込み制御
のマスクEMASK、ビツト２４〜３１は割込みコ
ードを示し、割込み発生時旧PSWはこの部分に
発生原因をコードとしてCPUがセツトするもの
であり、種類としてハードウエアチエツク、プロ
グラムチエツク、スーパバイザコイルなどがあ
る。 なお、ロケーシヨンLOCはCPUが現在実行中
の命令の入つていた番地を保持し、命令実行（分
岐命令を除く）が終了すると、次に実行すべき命
令の番地に内容を変更するものである。 ここで、説明を第４図に戻すと、６８は命令語
の上位16ビツトを保持するインストラクシヨンレ
ジスタ（IR）であり、このインストラクシヨン
レジスタ６８の内容でどのマイクロプログラムを
実行するかが決まるものである。また、６９はこ
の命令語をバツフアリングするためのバツフアレ
ジスタ（IB）であり、さらに、７０は上記主記
憶装置６２へのリード／ライトにおいてアドレス
を保持する16ビツトのメモリアドレスレジスタ
（MAR）、８１は主記憶装置６２から読み出され
たデータあるいは主記憶装置６２へ書き込むデー
タを保持する16ビツトのメモリデータレジスタ
（MDR）、８２はベース修飾のためのベースレジ
スタ（BR）であり、BR1〜BR7はその構成レジス
タである。 ８３はマイクロプログラムが用いるワーキング
レジスタ（WR）、８４は演算用補助レジスタ
（QR）、８５はデストネーシヨンバス、８６は各
レジスタの内容を演算部６１へ送出するデータバ
ス、８７は主記憶装置６２と演算部６１間のデー
タ転送バス、８８はバツフアレジスタ６８の内容
を命令判別制御部６３、命令レジスタ６８および
メモリデータレジスタ８１へ転送するためのバス
である。８９はこれらの計算機システムを制御す
るマイクロプログラムが格納される制御メモリ
（ROM）、アドレスを指定するROMアドレスレジ
スタRAR、データをラツチするROMデータレジ
スタRDRのフアームウエア格納部である。 ここで、第６図のチヤネル制御動作の概略につ
き説明する。この第６図において、９１はＨバス
（高速バス）、９２は主記憶装置、９３はCPU、
９４はチヤネル（CH）、９５はデータ転送を行な
うとする入出力装置である。この入出力装置９５
と主記憶装置９２とのデータ転送制御をチヤネル
９４が行なうものである。このデータ転送の起動
はCPU９３からの起動命令SIOにより行なわれ
る。 ここで、チヤネル制御の概要につき述べると、
まず、起動すべき機器（入出力装置）に必要なチ
ヤネル制御語（CCW；Channel Control Word）
を１ブロツクもしくは複数ブロツク生成し、主記
憶装置９２上にCCB（Channel Control Block）
としてセツトする。そして、上記の生成された
CCWをハードウエアが解析処理するようにSIO
命令により起動をかける。このCPU９３のSIO命
令実行により、チヤネル９４を起動するが、この
際、CPU９３からチヤネル９４へ、CCBアドレ
スが送出される。CCB（チヤネル制御ブロツ
ク）とはチヤネルおよび入出力装置の入出力処理
方法を示す情報であり、主記憶装置９２内に格納
されている。 チヤネル９４はCCBのアドレスを受け取つた
後、該当するCCBの内容を主記憶装置９２から
読み出し、チヤネル９４内のサービステーブル
CSTにセツトする。入出力処理はこのサービス
テーブルCSTの内容にしたがつて行なわれる。
この入出力処理が終了すると、チヤネル９４は主
記憶装置９４上のCCBへチヤネルステータス、
入出力装置ステータスなどを書き込み、CPU９
３に割込みをかけて、CCB格納アドレスとキユ
ー番号を送出する。CPU９３は主記憶装置９２
上のターミネーシヨンキユーリストTQLの該当
する番号内にCCB格納アドレスを書き、チヤネ
ルターミネーシヨン割込みを発生する。 プログラムはこの割込みにより、ターミネーシ
ヨンキユーリストTQLからCCB格納アドレスを
リスト命令で読み、動作を終了したチヤネル、入
出力デバイスのステータスチエツクなどの処理を
行なう。 なお、ターミネーシヨンキユー構造はリスト構
造であつて、キユーそのものは６個あり、１〜６
の番号が付されている。動作終了時に登録の対象
となるキユー番号はSIO命令もしくはCCBのチエ
イン情報で指定される。また、ターミネーシヨン
割込みはキユーにデータが格納されている場合に
発生する割込みであり、この割込みはPSWの
EMASK部で割込みの発生が制約される。したが
つて、PSWの変更が起きた場合でも発生するこ
とがある。以上がチヤネル制御動作の基本的動作
である。 この第６図中において、主記憶装置９２内に
IOBとあるのは転送データを一時格納する入出力
バツフアである。また、CPU９３内において、
IPMとあるのは命令処理機構、TPMとあるの
は、ターミネーシヨン処理機構である。更に、チ
ヤネル９４内にCCMとあるのはチヤネル制御機
構であり、各機器の動作については後述する。 ところで、上記CCB（Channel Control
Block）には16種類あり、これらはCCB内におけ
るCCW（Channel Control Word；チヤネル制御
語）の上位４ビツトのチヤネル指令区分番号で識
別される。チヤネル指令区分番号０および１は標
準チヤネル機能として以下にその機能、動作につ
いて説明する。 まず、チヤネル制御において用いられる命令の
フオーマツトにつき説明する。第７図ａはSIO命
令（StartIO）、第７図ｂはTIO命令（TestIO）
のフオーマツトを示したもので、OPは命令コー
ド、R1は第１オペランドの汎用レジスタを、X2
は第２オペランド修飾用インデツクスレジスタ
を、B2は第２オペランド修飾用のベースレジス
タを、D2は第２オペランドのデイスプレースメ
ントをそれぞれ設定する部分である。 なお、第１オペランドで指定される汎用レジス
タには、両方ともにチヤネル番号ならびにデバイ
ス番号が示され、第２オペランドにはチヤネル制
御データ（SIOのときはターミネーシヨンキユー
番号ならびにデバイス番号、TIOのときはチヤネ
ルステイタスならびに機器ステータス）が格納さ
れるものである。 前記SIO命令により、CPUは第１オペランドで
指定されるチヤネルおよび機器に対して、第２オ
ペランドで示されるチヤネル制御データ（ターミ
ネーシヨンキユー番号とCCB格納アドレスの32
ビツト）を転送する。 このデータが正しくチヤネルに転送されると、
PSWのコンデイシヨンコードCCのＶビツトは
「０」または「１」にセツトされる。そして、動
作対象機器が故障などの原因で動作不能の場合、
チヤネルターミネーシヨン割込みが発生する。 一方、前記TIO命令によりCPUは第１オペラ
ンドで指定されるチヤネルおよび機器からそれぞ
れのステータスを受け取り、第２オペランドで示
される番地へ格納するものである。このとき、コ
ンデイシヨンコードCCのＶビツトが「０」のと
き動作が正しく完了したことを示し、Ｖビツトが
「１」のときチヤネルが未接続であつたことを示
す。 次に、第８図、第９図にCCBのフオーマツト
およびCCWのフオーマツトの一実施例を示す。
CCBはチヤネルおよび入出力機器の入出力処理
方法を示す情報であつて、主記憶装置に格納さ
れ、各情報は次のような機能を有する。 (1) 指令区分； セレクタチヤネルであることを示す。 (2) 変更先機器アドレス； チエイン指定、機器変更指定がある場合、次
の要求動作の対象となる機器のアドレスを示
す。 (3) キユー指定； 要求された動作が終了したら、CPUにター
ミネーシヨン割込みをかけることを指定する。
登録されるべきキユー番号はSIO命令、あるい
は先のCCBで知らされていることが必要であ
る。 (4) チエイン指定； 要求された動作が全て終了した後、このビツ
トがセツトしていれば、チエインアドレスに示
された主記憶装置の領域から新しいCCBを読
み出し、そこで要求されている動作を実行す
る。 (5) 機器変更指定； チエイン指定により新しい動作を実行する
際、動作の対象となる機器が変更されることを
指定する。この指定がある場合、新しく動作の
対象となる機器アドレスは次の(6)に示す。 (6) 機器属性指定； 動作要求の対象となるバルクシステムの種類
を示す。 ０…指定なし １…デイスクタイプ ２…ドラムタイプ ３…MT（磁気テープ）タイプ ４…FDD（フレキシブルデイスクドライブ）
タイプ ５…カセツトMT、カートリツジMTタイプ ６〜15…未定 (7) コマンド； 要求する動作内容を示す。 次に、機器の属性指定についてさらに詳述す
る。
【表】
【表】
【表】
【表】
【表】
次に、CCBにおける各フイールドの機能につ
いて述べる。 (1) CCW；前述したので省略する。 (2) スタートアドレス； 主記憶装置とバルクシステム間でデータを転
送する場合、主記憶装置側の対象となる領域の
先頭アドレスを示す。 (3) 転送バイト数； データ転送を求める動作要求で、転送すべき
データ数を示す。 要求された動作が終了し、CCBを書き替え
る時点で、ここから実際に転送したバイト数が
減じられる。 (4) チヤネルアドレス、機器アドレス、チヤネル
ステータス、機器ステータス； 要求された動作の実行が終了した後、セレク
タチヤネルはこの部分に実際に動作したチヤネ
ルアドレスと機器アドレスをこのフイールドに
書き込む。また、この時点でのバルクシステム
の状態をチエツクし、チヤネルステータス、機
器ステータスにまとめて書き込む。 (5) キユー、チエインアドレス； CCWにチエイン指定があるとき、次のCCB
が格納されている先頭アドレスを示す。ここに
指定されているキユー番号は次のCCBにキユ
ー指定があつた場合、そこでのターミネーシヨ
ン割込みが登録されるべきキユー番号を示す。
ここが「０」であると、それ以前に指定された
最後のキユーに登録される。 (6) 補助記憶アドレス； 主記憶装置、バルク間でデータ転送を行なう
場合、バルク側の転送開始先頭アドレスをセク
タ単位で示す。 次に、チヤネルおよび磁気テープ装置のような
バルクを制御するバルクコントローラ（図示せ
ず）が行なう処理について説明する。 データ転送の場合、チヤネル、バルクコントロ
ーラは要求されている動作内容に関する情報を
CCBから得る。 (1) 要求動作実行セツトアツプ時の処理 チヤネルおよびバルクコントローラが新しい
動作要求を実行する場合、下記の処理を行な
う。 SIO命令で与えられたCCB格納アドレス、
あるいはチエイン中ならば先のCCBのチエ
インアドレスで示される主記憶装置の領域か
らバルクコントローラ内に新しいCCBを読
み取る。 機器属性指定、コマンドをデコードするこ
とにより要求されている動作内容を判別す
る。 スタートアドレス、補助記憶アドレスによ
り要求されているデータ転送領域を知り、転
送バイト数の項で指定された数のデータ転送
を行なう。 (2) 動作終了時の処理 要求された動作が正常に終了した場合、ある
いは転送途中で異常が発生した場合、続いて次
の処理を行なう。 チヤネルは動作が終了した時点でチヤネ
ル、機器のステータスを調べ、CCBのチヤ
ネルステータス、機器ステータスの項に書き
込む。さらに、動作対象となつたチヤネルア
ドレス、機器アドレスを書き込む。 (3) CCWによる処理 (1)，(2)の処理が終了した後、バルクコントロ
ーラにCCWの指定による処理を行なう。ただ
し、これは正常に動作をした場合である。 キユー指定のビツトを調べ、セツトしてい
れば、CPUにターミネーシヨン割込みをか
ける。リセツトしていれば次の処理に移る。 チエイン指定のビツトを調べ、セツトして
いればチエインアドレスの項で示される
CCBの動作要求を実行する準備を行なう。
リセツトしていれば、次のSIO命令による動
作実行要求を待つ。 チエイン指定がある場合、機器変更指定の
ビツトがセツトしていれば、動作対象機器を
変更先機器アドレスの項で示された機器に変
更して次のCCBの動作要求を実行する。 なお、動作途中で異常が起こつて終了した場
合、無条件にCPUにターミネーシヨン割込みを
かけ、チエインは行なわない。このとき、割込み
をかけるキユーはSIO命令、チエイン中のCCB内
チエインアドレスの項で最後に指定されたキユー
である。 上記のようなデータ処理装置には次のような機
能が要求される。 (1) メインプログラムの命令で指定されたCCB
格納アドレスをもとに、第３図に示す高速バス
５２を通して主記憶装置５４からCCBを読み
取る。 (2) CCB内の機器属性指定、コマンドを解読す
る。 (3) スタートアドレス、補助記憶アドレスにより
要求されているデータ転送を行なう。 (4) 転送終了時、CCB内のチヤネル、機器のス
テータスおよび転送バイト数、スタートアドレ
スなどを書き直したCCBを主記憶装置へ書き
込む。 (5) CCB格納アドレスとともに演算制御装置５
６へ高速バス５２を介して割込みをかける。 第１０図はセレクタチヤネルの詳細ブロツク図
である。この第１０図の１０１は高速バス（Ｈバ
ス）、１０２は高速バス１０１から送られて来た
情報が通るバスで、チヤネル番号／機器番号、
CCB格納アドレス、主記憶装置から読み出され
たデータなどが通る。１０３はチヤネルから高速
バス１０１へ送出される情報が通るバスで、主記
憶装置のアドレス、主装置への書込みデータ、割
込みの場合のCCB格納アドレスなどが通る。１
０７はSIO命令により起動をかけられた場合のチ
ヤネル番号と機器番号を格納するデバイスナンバ
レジスタ（DNR）である。１０８は高速バス１
０１からのデータを一時置数するリードデータレ
ジスタ（RDR）、１０９は高速バス１０１へのデ
ータ一時置数するライトデータレジスタ
（WDR）、１１０は主記憶装置のアドレスを一時
置数するメモリアドレスレジスタ（AR）、１０４
はマイクロコンピユータ１１１のメモリバス、１
０５はマイクロコンピユータ１１１の入出力バ
ス、１０６，１１３は双方向ドライバ／レシーバ
回路、１１２はマイクロコンピユータ１１１のメ
モリ（RAM）、１１５はセレクタバス（SEL）で
ある。 １１６は高速バス１０１にアクセスの指令を与
えるコマンドレジスタ（CMD）で、メモリバス
１０４を通し、コマンドレジスタ１１６にデータ
を書き込むと、その内容により高速バス１０１の
読取り、高速バス１０１への書込み、高速バス１
０１への割込みなどの動作を開始する。 １１４は高速バス１０１のコントロール部
（CONT）で、コマンドレジスタ１１６にデータ
が書き込まれると、それに応じて高速バスアクセ
スを行なう。また、コントロール部１１４は高速
バスアクセスが終了したとき、または高速バス１
０１を通してCCB格納アドレスが送られてきた
場合、マイクロコンピユータ１１１に対し割り込
みをかける。 レジスタ１０７、リードデータレジスタ１０
８、ライトデータレジスタ１０９、アドレスレジ
スタ１１０、メモリ１１２、コマンドレジスタ１
１６はマイクロコンピユータ１１１のメモリバス
１０４に接続されており、マイクロコンピユータ
１１１のメモリ空間に固定アドレスをもつ。マイ
クロコンピユータ１１１はメモリ１１２をアクセ
スする動作で上記レジスタ類をアクセスすること
ができる。 次に動作を示す。SIO命令を実行すると、高速
バス１０１を通し、チヤネル番号デバイス番号を
デバイスナンバレジスタ１０７に一時置数し、続
いて高速バス１０１を通し、CCB格納アドレス
をリードデータレジスタ１０８に一時置数すると
同時にコントロール部１１４からマイクロコンピ
ユータ１１１に割込みが入る。マイクロコンピユ
ータ１１１は割込みを受け付けると、デバイスナ
ンバレジスタ１０７、リードデータレジスタ１０
８の内容をメモリ１１２に格納する。続いて、
CCB格納アドレスレジスタ１１０にセツトす
る。その後、高速バス読出し指令をコマンドレジ
スタ１１６に書き込む。 コントロール部１１４はコマンドレジスタ１１
６の内容によりアドレスレジスタ１１０で指定さ
れた主記憶装置のアドレスからデータを読み出
し、リードデータレジスタ１０８に一時置数し、
マイクロコンピユータ１１１に割込みをかける。
マイクロコンピユータ１１１は割込みを受ける
と、リードデータレジスタ１０８の内容をメモリ
１１２に移す。以上の操作の繰り返しにより、マ
イクロコンピユータ１１１はCCBをメモリ１１
２に取り込む。 続いて、CCBを解読し、セレクタバスを通し
て、入出力装置−チヤネル−高速バス−バスコン
トローラ−主記憶装置間のデータ転送をCCBで
指定されたデータ数だけCCBで指定された主記
憶装置の領域と行なう。 ここで、第２図の詳細ブロツク図をもとにこの
発明に係わるセレクタチヤネル２０の動作につい
て説明する。まずマイクロコンピユータ２９は
CCBで指定された主記憶装置のスタートアドレ
スをメモリアドレスレジスタ２４に内部バス２８
を通してセツトする。その後CCBで指定された
転送バイト数をカウンタ３８に設定する。そして
マイクロコンピユータ２９は、デバイスナンバレ
ジスタ２７に保持されている機器番号を有する入
出力装置に対して、その機器番号（アドレス）を
機器番号出力信号ADRS0とともに送出する。こ
れに対し、当該入出力装置は機器番号が自己の番
号（アドレス）であることを知ると、応答信号
SYNC0をマイクロコンピユータ２９へ送る。マ
イクロコンピユータ２９は応答信号SYNC0を受
け取ると機器番号出力信号ADRS0の送出を停止
する。これに応答して入出力装置からの応答信号
（SYNC0）の出力が停止され、機器番号の送出が
完了する。次に、マイクロコンピユータ２９はコ
マンドの送出、続いて入出力装置の転送開始番地
（スタートアドレス）の送出を、入出力バス３
４、セレクタバスドライバ／レシーバ回路３５、
セレクタバス３６を通し、入出力装置に対して行
なう。この時、コマンドの送出に対応してコマン
ド出力信号CMD0、転送開始番地の送出に対応し
てデータアベイラブル信号DAV0がマイクロコン
ピユータ２９から送出される。また、これらの信
号に対して、応答信号SYNC0が入出力装置から
マイクロコンピユータ２９に返されることは勿論
である。 これらのセツトアツプ動作が完了すると、マイ
クロコンピユータ２９はコマンドレジスタ４０を
通じて転送開始指令信号STRF0を出力する。こ
の転送開始指令信号STRF0は起動信号線３０を
介してセレクタバス制御回路３１に入力される。
これによりセレクタバス３６の制御すなわち入出
力制御はセレクタバス制御回路３１に移る。一
方、これに伴い、マイクロコンピユータ２９は入
出力制御動作から解放される。 セレクタバス制御回路３１はセレクタバス３６
上へステイタス要求信号SRQ0を送出する。しか
して、対応する入出力装置から機器のステイタス
とともに応答信号SYNC0が送出される。このス
テイタスはセレクタバス３６、セレクタバスドラ
イバ／レシーバ回路３７、内部バス２８を順に介
してセレクタバス制御回路３１に送られる。セレ
クタバス制御回路３１はステイタスのビジイ信号
SD040を監視し、ビジイ信号SD040がインアクテ
イブ（“１”レベル）になると、すなわち入出力
装置におけるデータ授受が可能な状態となるとス
テイタス要求信号SRQ0をインアクテイブにす
る。そして入出力装置はステイタス要求信号
SRQ0がインアクテイブになると応答信号SYNC0
をインアクテイブにする。 一方、セレクタバス制御回路３１は応答信号
SYNC0がインアクテイブになるとデータ出力も
しくはデータ入力制御動作を行なう。すなわちセ
レクタバス制御回路３１は入出力装置に対してデ
ータアベイラブル信号DAV0（主記憶装置から入
出力装置へデータを転送する場合）またはデータ
リクエスト信号DR0（入出力装置から主記憶装置
へデータを入力する場合）を送出する。この時セ
レクタバス３６上にはデータが送出される。すな
わち、入出力装置へデータを転送する場合には、
セレクタバス制御回路３１はリードデータレジス
タ２６に一時置数されていた１バイトのデータを
内部バス２８、セレクタバスドライバ／レシーバ
回路３７を通してセレクタバス３６上へ送出する
とともにデータアベイラブル信号DAV0をアクテ
イブにする。入出力装置はデータアベイラブル信
号DAV0を受け取ると応答信号SYNC0をアクテイ
ブにすると共にセレクタバス３６上のデータを取
り込む。また、入出力装置からデータを入力する
場合には、セレクタバス制御回路３１は、入出力
装置からセレクタバス３６、セレクタバスドライ
バ／レシーバ回路３７を通して内部バス２８上に
送出されたデータをライトデータレジスタ２５へ
一時置数せしめる。 入出力装置はデータアベイラ信号DAV0または
データリクエスト信号DR0を受け取ると応答信号
SYNC0をアクテイブにする。セレクタバス制御
回路３１は応答信号SYNC0を受け取るとデータ
アベイラブル信号DAV0またはデータリクエスト
信号DR0をインアクテイブにする。そして入出力
装置はデータアベイラブル信号DAV0またはデー
タリクエスト信号DR0がインアクテイブになると
応答信号SYNC0をインアクテイブにする。これ
で１バイトのデータ授受が終了する。１バイトの
データ授受が終了すると、カウンタ３８のカウン
ト値はセレクタバス制御回路３１から与えられる
カウント信号CNTR0によつて「１」減算され
る。上記した動作はカウンタ３８のカウント値が
「０」になるまで繰り返される。そしてカウント
値が「０」になつた時点で、カウンタ０信号線３
９を通してセレクタバス制御回路３１にCCBで
指定されたデータバイト数の転送が終了したこと
が知らされる。これにより、セレクタバス制御回
路３１は終了信号線３２を通してマイクロコンピ
ユータ２９に対して転送終了割込み信号ETRF0
を送出すると共に、入出力装置に対して転送終了
信号EDBYTE0を送出する。これによりセレクタ
バス３６の制御は再びマイクロコンピユータ２９
に移る。一方、入出力装置は転送終了信号
EDBYTE0を受け取ると、割込み信号ATN0をマ
イクロコンピユータ２９へ送出する。マイクロコ
ンピユータ２９は割込み信号を受け取ると割込み
承認信号ACK0を入出力装置へ送出する。そし
て、入出力装置は割込み承認信号ACK0を受け取
ると自己の機器番号をセレクタバス３６上へ送出
すると共に応答信号SYNC0をマイクロコンピユ
ータ２９へ送出する。 なお本実施例では、セレクタバス制御回路３１
は４バイトのデータがリードデータレジスタ２６
から入出力装置へ送られる毎に、または入出力装
置からライトデータレジスタ２５に置数される毎
にメモリリクエスト信号線３３を通して、高速バ
ス制御回路４２へメモリ要求信号BREQ0を送出
する。これにより高速バス制御回路４２が動作し
高速バス２１を介して主記憶装置のデータがリー
ドデータレジスタ２６に転送されて置数される。
または、ライトデータレジスタ２５に置数されて
いる入力データが高速バス２１を介して主記憶装
置へ転送される。そして、メモリアドレスレジス
タ２４には主記憶装置の次のアドレスが示され
る。 このように、本発明に係わるセレクタチヤネル
２０において、そのセレクタバス制御に関しては
マイクロコンピユータ２９が行なう場合と、セレ
クタバス制御回路３１が行なう場合とがある。し
かしながら、いずれの場合も、セレクタチヤネル
の機能診断および入出力装置のシミユレーシヨン
などのために、セレクタチヤネル２０には下記に
示す５つの機能が要求される。すなわち、 (1) 機器番号出力信号ADRS0、コマンド出力信
号CMD0、データアベイラブル信号DAV0、デ
ータリクエスト信号DR0、ステイタス要求信号
SRQ0、割込み承認信号ACK0（いわゆるセレ
クタバスコントロール信号）に対して応答信号
SYNC0が返る。 (2) セレクタバス制御回路から与えられるステイ
タス要求信号SRQ0に対して一定期間ビジイス
テイタス（ビジイ信号SD040）が返る。 (3) 入出力装置へ転送される出力データ（機器番
号、コマンドデータ、出力情報）を保持する。 (4) 入力要求（ステイタス要求信号SRQ0、デー
タリクエスト信号DR0、割込み承認信号
ACK0）に対してデータ出力ができる。 (5) 転送終了信号EDBYTE0を受け取ることによ
り割込み信号ATN0をアクテイブにし、割込み
承認信号ACK0を受け取ることにより割込み信
号ATN0をクリアする。 第１１図は上記５つの機能が実現されるセレク
タチヤネル２０におけるシミユレータ４３付近の
実施例を詳細に示したものである。 図において符号１２１はフリツプフロツプであ
る。このフリツプフロツプ１２１は第２図におけ
るマイクロコンピユータ２９から与えられるテス
ト開始信号STEST0によつてセツトするととも
に、テスト終了信号ETEST0によつてリセツト
する。しかして、フリツプフロツプ１２１はセツ
ト期間中アクテイブ（“１”レベル）なテスト信
号TEST1を出力する。これにより、セレクタチ
ヤネルにおけるテストモードが指定され、シミユ
レータ４３がイネーブル状態となる。 符号１２２はナンドゲート回路である。ナンド
ゲート回路１２２はドライバ回路１２３を介して
それぞれ与えられる機器番号出力信号ADRS0、
コマンド出力信号CMD0、データアベイラブル信
号DAV0、データリクエスト信号DR0、ステイタ
ス要求信号SRQ0、および割込み承認信号ACK0
を入力としている。ナンドゲート回路１２４は上
記ナンドゲート回路１２２の出力信号および前記
テスト信号TEST1をそれぞれ入力とし、その出
力端子より応答信号SYNC0を出力するものであ
る。これらナンドゲート回路１２２，１２４によ
つて(1)に示されている機能が実現されるようにな
つている。 符号１２５はレジスタであり、ロード端子Ｌ
と、データ入力部と、データ出力部とを備えてい
る。このレジスタ１２５はロード端子Ｌに入力さ
れる機器番号出力信号ADRS0の立上りすなわち
“０”レベル（アクテイブ）から“１”レベル
（インアクテイブ）への状態遷移によつて、８ビ
ツト幅のセレクタバスデータバス（SD＊＊０）
１２６上のデータ（本実施例では後述するように
ビジイ時間の設定データ）を保持するデータレジ
スタである。符号１２７はフリツプフロツプたと
えばＤ形フリツプフロツプであり、データ入力端
子Ｄと、クロツク入力端子CKとリセツト入力端
子CLRと出力端子とを備えている。フリツプフ
ロツプ１２７は、セレクタバス制御回路３１が制
御動作期間中に、クロツク入力端子CKに入力さ
れるステイクス要求信号SRQ0の“１”レベル
（インアクテイブ）から“０”レベル（アクテイ
ブ）への状態遷移に応答して、その時点のデータ
入力端子Ｄに入力されるテスト信号TEST1の２
値レベルを保持するものである。符号１２８はフ
リツプフロツプ１２７の出力端子に接続され、そ
の保持データを入力とする入力端子と、基本クロ
ツク信号CLK1を入力とする入力端子と、出力端
子とを備えているアンドゲート回路である。ま
た、符号１２９はカウンタであり、アンドゲート
回路１２８の出力端子に接続されるクロツク入力
端子CKと、リセツト入力端子CLRと、出力端子
とを備えている。しかしてカウンタ１２９は、ア
ンドゲート回路１２８の出力信号の立上りに応答
して「１」ずつカウントアツプする。符号１３０
は比較器である。比較器１３０はそれぞれ上記カ
ウンタ１２９のカウント出力および前記レジスタ
１２５の保持内容を入力とし、その大小を比較す
るものである。しかして比較器１３０はカウンタ
１２９のカウント出力がレジスタ１２５の保持内
容に一致するまでは“１”レベルの出力信号を、
一致すると“０”レベルの出力信号をその出力端
子より出力する。符号１３１は比較器１３０の出
力、テスト信号TEST1、後述するナンドゲート
回路１３３出力、およびナンドゲート回路１４３
出力をそれぞれ入力とするナンドゲート回路であ
る。しかしてナンドゲート回路１３１は、セレク
タバス制御回路３１がステイタスリクエスト
SRQ0を出力している時のみ比較器１３０の出力
信号が“１”レベルである期間（テストモードに
おいてカウンタ１２９のカウント出力がレジスタ
１２５の保持内容に一致するまでの期間）、その
出力信号すなわちビジイ信号SD040（ビジイステ
イタス）を“０”レベル（アクテイブ）にする。 一方、符号１３２はナンドゲート回路であり、
データアベイラブル信号DAV0、データリクエス
ト信号DR0および後述するインバータ回路１３
５、ナンドゲート回路１３４を順に介して与えら
れるステイタス要求信号SRQ0を入力とするもの
である。また、符号１３３もナンドゲート回路で
あり、上記ナンドゲート回路１３２の出力信号お
よびテスト信号TEST1がそれぞれ入力される入
力端子と出力端子とを備えている。このナンドゲ
ート回路１３３の出力端子は前記フリツプフロツ
プ１２７、カウンタ１２９の各リセツト入力端子
CLR、およびナンドゲート回路１３１の入力端
子にそれぞれ接続されている。そして、アクテイ
ブ（“０”レベル）なデータアベイラブル信号
DAV0またはデータリクエスト信号DR0がナンド
ゲート回路１３２に入力されることにより、ナン
ドゲート回路１３３から“０”レベルの出力信号
が出力される。これによりフリツプフロツプ１２
７およびカウンタ１２９が共にリセツトされるよ
うになつている。 フリツプフロツプ１２７は、前記したようにセ
レクタバス制御回路３１が制御動作中にそのクロ
ツク入力端子CKに入力されるステイタス要求信
号SRQ0によつてラツチ動作を行なうものであ
る。一方、ステイタス要求信号SRQ0はマイクロ
コンピユータ、（第２図における符号２９）が制
御動作中にも与えられる。このため、マイクロコ
ンピユータが制御動作中に与えられるステイタス
要求信号SRQ0によつて、フリツプフロツプ１２
７がラツチ動作を行なうことを禁止する必要があ
る。また、セレクタバス制御回路３１が制御動作
中には、上記ラツチ動作の禁止を解除する必要が
ある。即ちセレクタバス制御回路３１からのステ
イタス要求信号SRQ0の時ビジイ信号（ナンドゲ
ート回路１３１出力）の意味を持たせる必要があ
る。これを実現するものがナンドゲート回路１３
４およびインバータ回路１３５である。このナン
ドゲート回路１３４は、入出力動作制御信号
IOCNT1およびインバータ回路１３５を介して与
えられるステイタス要求信号SRQ0を入力とする
ものである。この入出力動作制御信号IOCNT1
は、（第２図における）マイクロコンピユータ２
９が制御動作期間中“１”レベルを示し、セレク
タバス制御回路３１が制御動作期間中（マイクロ
コンピユータ２９が制御動作から解放されている
期間中）“０”レベルを示す。しかしてナンドゲ
ート回路１３４は、マイクロコンピユータ２９が
制御動作期間中アクテイブ（“０”レベル）なス
テイタス要求信号SRQ0が出力された場合に、
“０”レベルの出力信号をナンドゲート回路１３
２に送出する。また、ナンドゲート回路１３４
は、セレクタバス制御回路３１が制御動作期間中
アクテイブ（“０”レベル）なステイタス要求信
号SRQ0が出力された場合に“１”レベルの出力
信号をナンドゲート回路１３２に送出する。上記
したレジスタ１２５、フリツプフロツプ１２７、
アンドゲート回路１２８、カウンタ１２９、比較
器１３０、ナンドゲート回路１３１〜１３４およ
びインバータ回路１３５によつて前記(2)に示され
ている機能が実現されるようになつている。 符号１３６はレジスタである。このレジスタ１
３６はセレクタバスデータバス（SD〓〓０）１
２６上のデータを入力とするデータ入力部と、入
力イネーブル端子IEと、出力イネーブル端子OE
と、出力部とを備えている。しかしてレジスタ１
３６は、後述するナンドゲート回路１４１から入
力イネーブル端子IEに入力される出力信号の
“０”レベルから“１”レベルへの状態遷移によ
つてそのデータ入力部に入力されるセレクタバス
データバス（SD〓〓０）１２６上のデータを保
持する。このセレクタバスデータバス（SD〓〓
０）１２６上のデータには、マイクロコンピユー
タ（第２図における符号２９）が制御動作期間中
に、セレクタバスドライバ／レシーバ回路１３７
を通してバス（DLN〓〓０）１３８から送出さ
れるものと、セレクタバス制御回路３１が制御動
作期間中にセレクタバスドライバ／レシーバ回路
１３９を通してバス（DLB〓〓０）１４０から
送出されるものとがある。レジスタ１３６の保持
データは、後述するナンドゲート回路１４３から
出力イネーブル端子OEに入力される出力信号の
“１”レベルから“０”レベルへの状態遷移によ
つて、その出力部よりセレクタバスデータバス
（SD〓〓０）１２６上へ出力される。 一方、符号１４１は機器番号出力信号
ADRS0、コマンド出力信号CMD0およびデータ
アベイラブル信号DAV0をそれぞれ入力とするナ
ンドゲート回路である。このナンドゲート回路１
４１は上記各信号のいずれかがアクテイブ
（“０”レベル）である期間中“１”レベルの出力
信号を前記レジスタ１３６の入力イネーブル端子
IEへ与える。また符号１４２もナンドゲート回
路であり、前記ナンドゲート回路１３４の出力信
号、データリクエスト信号DR0および割込み承認
信号ACK0をそれぞれ入力とするものである。こ
のナンドゲート回路１４２は上記各信号のいずれ
かがアクテイブ（“０”レベル）である期間中
“１”レベルの出力信号を発生する。このナンド
ゲート回路１４２の出力信号およびテスト信号
TEST1はナンドゲート回路１４３の各入力端子
に入力される。ナンドゲート回路１４３はテスト
モードにおいて、ナンドゲート回路１４２の出力
信号が“１”レベルである期間中“０”レベルの
出力信号をレジスタ１３６の出力イネーブル端子
OEへ与える。これによりレジスタ１３６は、前
記した如くその保持データを送出するものであ
る。 既に説明したようにナンドゲート回路１３４の
出力信号は、マイクロコンピユータ２９が制御動
作期間中にアクテイブ（“０”レベル）なステイ
タス要求信号SRQ0が出力されている場合“０”
レベルであり、セレクタバス制御回路３１が制御
動作期間中にアクテイブ（“０”レベル）なステ
イタス要求信号SRQ0が出力されている場合
“１”レベルである。すなわち、セレクタバス制
御回路３１が制御動作期間中に出力されるステイ
タス要求信号SRQ0はレジスタ１３６に対し何ら
影響を与えないものである。上記レジスタ１３
６、ナンドゲート回路１４１〜１４３、（ナンド
ゲート回路１３４、インバータ回路１３５）によ
つて前記(3)および(4)に示されている機能が実現さ
れるようになつている。 符号１４４は転送終了信号EDBYTE0をセツト
入力とし、割込み承認信号ACK0をリセツト入力
とするフリツプフロツプである。このフリツプフ
ロツプ１４４はセレクタバス制御回路３１から与
えられるアクテイブ（“０”レベル）な転送終了
信号EDBYTE0によつてセツトされ、“１”レベ
ルの出力信号を出力するようになつている。ま
た、フリツプフロツプ１４４はアクテイブ
（“０”レベル）な割込み承認信号ACK0によつて
リセツトされ“０”レベルの出力信号を出力す
る。符号１４５はフリツプフロツプ１４４の出力
信号およびテスト信号TEST1を入力とするナン
ドゲート回路である。このナンドゲート回路１４
５は、テストモードの期間中に入力されるフリツ
プフロツプ１４４の出力信号が“１”レベルであ
る期間中のみ、アクテイブ（“０”レベル）な割
込み信号ATN0を出力するものである。また、ナ
ンドゲート回路１４５は、フリツプフロツプ１４
４の出力信号が“０”レベルに遷移するのに応答
して割込み信号ATN0をクリア（インアクテイ
ブ）するようになつている。上記フリツプフロツ
プ１４４およびナンドゲート回路１４５によつて
前記(5)に示されている機能が実現されるようにな
つている。 次に第１１図に示されるシミユレータ４３の動
作を第２図も参照して説明する。たとえばマイク
ロコンピユータ２９から“０”レベルのテスト開
始信号STEST0が出力されているものとする。こ
れによりフリツプフロツプ１２１はセツトされ、
その出力端子より“１”レベルのテスト信号
TEST1を出力する。そして、シミユレータ回路
４３はイネーブル状態となり、セレクタチヤネル
はテストモードとなる。このような状態におい
て、ナンドゲート回路１２２には、機器番号出力
信号ADRS0、コマンド出力信号CMD0、データ
アベイラブル信号DAV0、データリクエスト信号
DR0、ステイタス要求信号SRQ0および割込み承
認信号ACK0がそれぞれ入力されている。そし
て、ナンドゲート回路１２２は上記各コントロー
ル信号のいずれかがアクテイブ（“０”レベル）
である期間中“１”レベルの２値信号を出力す
る。ナンドゲート回路１２４には上記ナンドゲー
ト回路１２２の出力信号およびテスト信号
TEST1が入力されている。そして、ナンドゲー
ト回路１２４はテストモード（テスト信号
TEST1が“１”レベル）の期間中、ナンドゲー
ト回路１２２の出力信号の反転信号を応答信号
SYNC0として出力する。すなわち、ナンドゲー
ト回路１２４は、アクテイブな前記コントロール
信号がナンドゲート回路１２２に入力されること
に応じてアクテイブな応答信号SYNC0を出力
し、アクテイブな前記コントロール信号の入力停
止に応じてアクテイブな応答信号SYNC0の出力
を停止する。これにより前記した(1)の機能が実現
される。 次に前記(2)の機能について動作を説明する。た
とえば今、機器番号出力信号ADRS0（アクテイ
ブ）が与えられ、対応するデータ（本実施例では
ビジイ時間設定データ）がセレクタバスデータバ
ス（SD〓〓０）１２６上へ出力されているもの
とする。機器番号出力信号ADRS0はレジスタ１
２５のロード端子Ｌに入力される。これによりレ
ジスタ１２５はセレクタバスデータバス（SD〓
〓０）１２６上のデータを入力保持する。その
後、マイクロコンピユータ２９によつてコマンド
の送出、転送開始番地の送出などのセツトアツプ
動作が行なわれ、更にセレクタバス制御回路３１
に転送開始指令信号STRF0が出力され、制御動
作がセレクタバス制御回路３１に移動したものと
する。これにより、セレクタバス制御回路３１は
ドライバ回路１２３を通してステイタス要求信号
SRQ0（アクテイブ）を送出する。この時、アク
テイブなステイタス要求信号SRQ0に応じて、ナ
ンド回路１２４からアクテイブな応答信号
SYNC0が返されることは前述した通りである。
上記ステイタス要求信号SRQ0はフリツプフロツ
プ１２７のクロツク入力端子CKに入力される。 フリツプフロツプ１２７はステイタス要求信号
SRQ0の立下り（インアクテイブからアクテイブ
への状態遷移）時のテスト信号TEST1の状態
（本実施例では“１”レベル）をラツチする。こ
のフリツプフロツプ１２７のラツチデータおよび
基本クロツク信号CLK1はそれぞれアンドゲート
回路１２８に入力される。そして、アンドゲート
回路１２８は、フリツプフロツプ１２７が“１”
レベルのテスト信号TEST1をラツチしている期
間中開成し、基本クロツク信号CLK1をそのまま
出力する。アンドゲート回路１２８の出力信号は
カウンタ１２９のクロツク入力端子CKに入力さ
れる。カウンタ１２９はアンドゲート回路１２８
の出力信号すなわち基本クロツク信号CLK1の立
上りによつてそのカウント出力を「１」カウント
アツプする。このカウンタ１２９のカウント出力
および前記レジスタ１２５の保持データ（ビジイ
時間設定データ）は共に比較器１３０に入力され
る。 比較器１３０は、カウンタ１２９のカウント出
力がレジスタ１２５の保持データに一致するまで
の期間中“１”レベルの２値信号を出力する。そ
して、比較器１３０は、上記カウント出力が保持
データに一致すると、“０”レベルの２値信号を
出力する。この比較器１３０の出力信号、テスト
信号TEST1、および各ナンドゲート回路１３
３，１４３の各出力信号はそれぞれナンドゲート
回路１３１に入力される。そしてナンドゲート回
路１３１は、テストモードにおいて比較器１３０
の出力が“１”レベルであり、更にセレクタバス
制御回路３１がアクテイブなステイタス要求信号
SRQ0を出力している期間中アクテイブ（“０”
レベル）な２値信号（ビジイ信号SD040）をセレ
クタバスデータバス（SD〓〓０）１２６上へ出
力し、比較器１３０の出力が“０”レベルである
期間中インアクテイブ（“１”レベル）な２値信
号を同じくセレクタバスデータバス（SD〓〓
０）１２６上へ出力する。 このようにして、入出力装置のビジイ時間をシ
ミユレートすることができる。すなわち、前記し
た(2)の機能が実現される。このビジイ時間の設定
は、８ビツト幅のセレクタバスデータバス（SD
〓〓０）１２６で構成される本実施例において、
28（＝256）レベルまで可能である。ここで、各
レベル（ビジイ時間）は、基本クロツク信号
CLK1の１周期の整数倍の時間を示している。 すなわち、本発明の実施例によれば、入出力装
置のビジイ時間を256レベルまでたとえばマイク
ロコンピユータ２９のフアームウエアで設定する
ことができ、低速入出力装置から高速入出力装置
までのシミユレーシヨンが可能となる。 セレクタバス制御回路３１は、ビジイ信号
SD040がインアクテイブ（“１”レベル）になつ
た時点でステイタス要求信号SRQ0をインアクテ
イブにするとともに、入出力装置におけるデータ
授受の準備がなされたものと判断し、以下に示す
動作を行なう。すなわち、入出力装置に対するデ
ータ出力の場合、セレクタバス制御回路３１はデ
ータアベイラブル信号DAV0をアクテイブにする
とともにデータを送出せしめる。また入出力装置
からのデータ入力要求の場合、セレクタバス制御
回路３１はデータリクエスト信号DR0をアクテイ
ブにする。これにより、いずれの場合にも、ナン
ドゲート回路１３３はその出力信号を“０”とす
る。ナンドゲート回路１３３の出力信号はフリツ
プフロツプ１２７およびカウンタ１２９のリセツ
ト入力端子CLRにそれぞれ入力され、これによ
りフリツプフロツプ１２７およびカウンタ１２９
は共にリセツト状態となる。 次に、ビジイ信号SD040がインアクテイブ
（“１”レベル）になつた時点で、セレクタバス制
御回路３１がデータアベイラブル信号DAV0をア
クテイブにすると共に、所定データを入出力装置
へ転送するためにセレクタバスデータバス（SD
〓〓０）１２６上へ送出ぜしめた場合について説
明する。この時転送データバイト数の指定が４バ
イトであつたものとする。 データアベイラブル信号DAV0はナンドゲート
回路１４１に入力され、これによりナンドゲート
回路１４１の出力信号は“０”レベルから“１”
レベルに遷移する。このナンドゲート回路１４１
の出力信号はレジスタ１３６の入力イネーブル端
子IEに入力される。レジスタ１３６はナンドゲ
ート回路１４１の出力信号の“０”レベルから
“１”レベルへの状態遷移に応答して前記セレク
タバスデータバス（SD〓〓０）１２６上へ送出
された所定データを入力保持する。このようにし
て入出力装置へ転送するために送出されたデータ
（出力情報）を保持することができる。すなわち
前記した(3)の機能が実現される。 上記した動作が繰り返され４バイトの転送が終
了すると、前述したようにセレクタバス制御回路
３１はマイクロコンピユータ２９に対して転送終
了割込み信号ETRF0を送出すると共に、入出力
装置に対して転送終了信号EDBYTE0を送出す
る。これによりセレクタバス３６の制御は再びマ
イクロコンピユータ２９に移る。上記転送終了信
号EDBYTE0はフリツプフロツプ１４４にセツト
入力される。これによりフリツプフロツプ１４４
はセツト状態となり、その出力信号を“０”レベ
ルから“１”レベルに遷移せしめる。フリツプフ
ロツプ１４４の出力信号はテスト信号TEST1と
共にナンドゲート回路１４５にそれぞれ入力され
ている。そしてナンドゲート回路１４５は上記フ
リツプフロツプ１４４の出力信号の状態遷移に応
答してその出力信号（割込み信号ATN0）を
“１”レベルから“０”レベルに遷移せしめる。
すなわちナンドゲート回路１４５は転送終了信号
EDBYTE0に応答して割込み信号ATN0をアクテ
イブにしたことになる。 マイクロコンピユータ２９は割込み信号ATN0
がアクテイブになると割込み承認信号ACK0を入
出力装置側へ送出する。この割込み承認信号
ACK0はフリツプフロツプ１４４にリセツト入力
される。これによりフリツプフロツプ１４４はリ
セツト状態となり、その出力信号を“１”レベル
から“０”レベルに遷移せしめる。ナンドゲート
回路１４５はフリツプフロツプ１４４の出力信号
の状態遷移に応答してその出力信号（割込み信号
ATN0）を“０”レベルから“１”レベルに遷移
せしめる。すなわちナンドゲート回路１４５は割
込み承認信号ACK0に応答して割込み信号ATN0
をクリア（インアクテイブ）したことになる。こ
のようにして前記した(5)の機能が実現される。 一方、前記割込み承認信号ACK0はナンドゲー
ト回路１４２にも入力される。これによりナンド
ゲート回路１４２はその出力信号を“０”レベル
から“１”レベルに遷移せしめる。ナンドゲート
回路１４２の出力信号はテスト信号TEST1と共
にナンドゲート回路１４３にそれぞれ入力され
る。そしてナンドゲート回路１４３は上記ナンド
ゲート回路１４２の出力信号の状態遷移に応答し
てその出力信号を“１”レベルから“０”レベル
に遷移せしめる。このナンドゲート回路１４２の
出力信号はレジスタ１３６の出力イネーブル端子
OEに入力されている。そしてレジスタ１３６は
上記出力信号の“１”レベルから“０”レベルへ
の状態遷移に応答してその保持データをセレクタ
バスデータバス（SD〓〓０）１２６上へ送出す
る。上記保持データがデータアベイラブル信号
DAV0と共に転送された所定データであることは
勿論である。すなわち、前記(4)の機能が実現され
たことになる。そして、マイクロコンピユータ２
９が、割込み承認信号ACK0によつてレジスタ１
３６から読み込んだデータと、データアベイラブ
ル信号DAV0と共に転送された所定データとの一
致をチエツクすることによつて自己のセレクタチ
ヤネルの機能診断を行なうことができる。 次に本発明のチヤネルにおける診断方式につい
て更に具体的に動作を説明する。 プログラムによつてシミユレータ４３を使用す
る場合、SI0命令によりたとえば機器番号を
「０」で指定することによりシミユレータ４３の
動作を開始することができる。マイクロコンピユ
ータ（第２図符号２９）はデバイスナンバレジス
タ（第２図符号２７）の内容が「０」であること
を知ると、テスト開始信号STEST0をシミユレー
タ４３へ送出してテストモードにする。すなわち
テスト開始信号STEST0はフリツプフロツプ１２
１にセツト入力され、これによりフリツプフロツ
プ１２１は“１”レベルのテスト信号TEST1を
出力する。 その後マイクロコンピユータ２９はCCBで指
定された転送バイト数を内部バス（第２図符号２
８）を通してカウンタ（第２図符号３８）にセツ
トすると共に、CCBで指定された主記憶装置の
スタートアドレスをメモリアドレスレジスタ（第
２図符号２４）にセツトする。そして、マイクロ
コンピユータ２９は機器番号出力信号ADRS0と
ともに機器データを送出せしめる。この機器番号
出力信号ADRS0はナンドゲート回路１４１に入
力され、この出力信号によつてレジスタ１３６は
セレクタバスデータバス（SD〓〓０）１２６上
のデータを保持する。次にマイクロコンピユータ
２９はデータリクエスト信号DR0を送出する。こ
のデータリクエスト信号DR0はナンドゲート回路
１４２に入力される。ナンドゲート回路１４２の
出力信号はテスト信号TEST1と共にナンドゲー
ト回路１４３に入力され、この出力信号によつて
レジスタ１３６は保持データをセレクタバスデー
タバス（SD〓〓０）１２６上へ送出する。マイ
クロコンピユータ２９はこのデータを読み込み送
出データとの一致をチエツクする。その後マイク
ロコンピユータ２９はコマンド出力信号CMD0、
データアベイラブル信号DAV0を対応するデータ
と共に送出する。このデータは前記した場合と同
様にレジスタ１３６に保持されることは明らかで
ある。そしてマイクロコンピユータ２９は前記同
様レジスタ１３６の保持データを読み込んでチエ
ツクする。この場合、コマンド出力信号CMD0に
対応するデータの読み込みは、ステイタス要求信
号STRQ0により行なわれ、データアベイラブル
信号DAV0に対応するデータの読み込みは、割込
み承認信号ACK0により行なわれる。このように
してセレクタチヤネルの入出力制御機能の確認が
できる。このセレクタチヤネルの機能確認は、上
述の如く自己診断によつて行なわれるので、障害
の早期発見、早期回復が期待される。 以上の診断動作が正常終了すると、マイクロコ
ンピユータ２９は機器番号出力信号ADRS0と共
に所定データ（ビジイ時間設定データ）を送出す
る。これにより上記データはレジスタ１２５およ
びレジスタ１３６にそれぞれ保持される。そして
マイクロコンピユータ２９はセレクタバス制御回
路３１に転送開始指令信号STRF0を送出する。
これにより入出力制御はセレクタバス制御回路３
１に移る。セレクタバス制御回路３１はまずステ
イタス要求信号SRQ0を送出する。以下、前述し
た手順でシミユレータ４３−高速バス（第２図符
号２１）−主記憶装置間のデータ転送が行なわれ
る。そして、データ転送が終了すると、セレクタ
バス制御回路３１から転送終了割込み信号
ETRF0が終了信号線（第２図符号３２）を通し
てマイクロコンピユータ２９へ送出されると共
に、転送終了信号EDBYTE0がシミユレータ４３
へ送出される。これにより入出力制御はセレクタ
バス制御回路３１から再びマイクロコンピユータ
２９に移る。 シミユレータ４３におけるフリツプフロツプ１
４４およびナンドゲート回路１４５は、前述した
ようにアクテイブな転送終了信号EDBYTE0に応
答して動作し、ナンドゲート回路１４５から出力
される割込み信号ATN0はアクテイブになる。マ
イクロコンピユータ２９は割込み信号ATN0がア
クテイブになると割込み承認信号ACK0をシミユ
レータ４３へ送出する。このアクテイブな割込み
承認信号ACK0はナンドゲート回路１４２に入力
される。そして前述したようにレジスタ１３６は
その保持データをセレクタバスデータバス（SD
〓〓０）１２６上へ送出する。マイクロコンピユ
ータ２９はレジスタ１３６から送出された（読み
込んだ）データと、転送データとの比較を行ない
セレクタチヤネルの機能診断を行なう。本実施例
では上述した一連の入出力制御動作を、ビジイ時
間（ビジイ時間設定データ）および転送データ
（データアベイラブル信号DAV0と共に送出され
るデータ）を１つずつ変えて（例えばビジイ時間
は、本実施例において256レベルまで設定可能）
行ない、エラー発生が認められた時点でその時の
ビジイ時間をCCBに転送して終了するようにし
ている。このCCB内のビジイ時間の把握はプロ
グラムによつて行なわれる。このようにして低速
入出力装置から高速入出力装置までのシミユレー
シヨンを行なうことができる。また、このシミユ
レーシヨンにより高速バスのタイミングマージン
の限界試験が容易に行なえ、これらの試験データ
を蓄積することにより信頼性データの時系列評
価、更に予防保全適否の判断が可能となるもので
ある。 以上詳述したように本発明によれば、自己の機
能を効率よく診断でき、障害の早期発見、早期回
復の可能なセレクタチヤネルにおける診断方式を
提供できる。更に本発明によれば、チヤネルにお
ける性能評価および信頼性評価を容易に行なうこ
とができる。
いて述べる。 (1) CCW；前述したので省略する。 (2) スタートアドレス； 主記憶装置とバルクシステム間でデータを転
送する場合、主記憶装置側の対象となる領域の
先頭アドレスを示す。 (3) 転送バイト数； データ転送を求める動作要求で、転送すべき
データ数を示す。 要求された動作が終了し、CCBを書き替え
る時点で、ここから実際に転送したバイト数が
減じられる。 (4) チヤネルアドレス、機器アドレス、チヤネル
ステータス、機器ステータス； 要求された動作の実行が終了した後、セレク
タチヤネルはこの部分に実際に動作したチヤネ
ルアドレスと機器アドレスをこのフイールドに
書き込む。また、この時点でのバルクシステム
の状態をチエツクし、チヤネルステータス、機
器ステータスにまとめて書き込む。 (5) キユー、チエインアドレス； CCWにチエイン指定があるとき、次のCCB
が格納されている先頭アドレスを示す。ここに
指定されているキユー番号は次のCCBにキユ
ー指定があつた場合、そこでのターミネーシヨ
ン割込みが登録されるべきキユー番号を示す。
ここが「０」であると、それ以前に指定された
最後のキユーに登録される。 (6) 補助記憶アドレス； 主記憶装置、バルク間でデータ転送を行なう
場合、バルク側の転送開始先頭アドレスをセク
タ単位で示す。 次に、チヤネルおよび磁気テープ装置のような
バルクを制御するバルクコントローラ（図示せ
ず）が行なう処理について説明する。 データ転送の場合、チヤネル、バルクコントロ
ーラは要求されている動作内容に関する情報を
CCBから得る。 (1) 要求動作実行セツトアツプ時の処理 チヤネルおよびバルクコントローラが新しい
動作要求を実行する場合、下記の処理を行な
う。 SIO命令で与えられたCCB格納アドレス、
あるいはチエイン中ならば先のCCBのチエ
インアドレスで示される主記憶装置の領域か
らバルクコントローラ内に新しいCCBを読
み取る。 機器属性指定、コマンドをデコードするこ
とにより要求されている動作内容を判別す
る。 スタートアドレス、補助記憶アドレスによ
り要求されているデータ転送領域を知り、転
送バイト数の項で指定された数のデータ転送
を行なう。 (2) 動作終了時の処理 要求された動作が正常に終了した場合、ある
いは転送途中で異常が発生した場合、続いて次
の処理を行なう。 チヤネルは動作が終了した時点でチヤネ
ル、機器のステータスを調べ、CCBのチヤ
ネルステータス、機器ステータスの項に書き
込む。さらに、動作対象となつたチヤネルア
ドレス、機器アドレスを書き込む。 (3) CCWによる処理 (1)，(2)の処理が終了した後、バルクコントロ
ーラにCCWの指定による処理を行なう。ただ
し、これは正常に動作をした場合である。 キユー指定のビツトを調べ、セツトしてい
れば、CPUにターミネーシヨン割込みをか
ける。リセツトしていれば次の処理に移る。 チエイン指定のビツトを調べ、セツトして
いればチエインアドレスの項で示される
CCBの動作要求を実行する準備を行なう。
リセツトしていれば、次のSIO命令による動
作実行要求を待つ。 チエイン指定がある場合、機器変更指定の
ビツトがセツトしていれば、動作対象機器を
変更先機器アドレスの項で示された機器に変
更して次のCCBの動作要求を実行する。 なお、動作途中で異常が起こつて終了した場
合、無条件にCPUにターミネーシヨン割込みを
かけ、チエインは行なわない。このとき、割込み
をかけるキユーはSIO命令、チエイン中のCCB内
チエインアドレスの項で最後に指定されたキユー
である。 上記のようなデータ処理装置には次のような機
能が要求される。 (1) メインプログラムの命令で指定されたCCB
格納アドレスをもとに、第３図に示す高速バス
５２を通して主記憶装置５４からCCBを読み
取る。 (2) CCB内の機器属性指定、コマンドを解読す
る。 (3) スタートアドレス、補助記憶アドレスにより
要求されているデータ転送を行なう。 (4) 転送終了時、CCB内のチヤネル、機器のス
テータスおよび転送バイト数、スタートアドレ
スなどを書き直したCCBを主記憶装置へ書き
込む。 (5) CCB格納アドレスとともに演算制御装置５
６へ高速バス５２を介して割込みをかける。 第１０図はセレクタチヤネルの詳細ブロツク図
である。この第１０図の１０１は高速バス（Ｈバ
ス）、１０２は高速バス１０１から送られて来た
情報が通るバスで、チヤネル番号／機器番号、
CCB格納アドレス、主記憶装置から読み出され
たデータなどが通る。１０３はチヤネルから高速
バス１０１へ送出される情報が通るバスで、主記
憶装置のアドレス、主装置への書込みデータ、割
込みの場合のCCB格納アドレスなどが通る。１
０７はSIO命令により起動をかけられた場合のチ
ヤネル番号と機器番号を格納するデバイスナンバ
レジスタ（DNR）である。１０８は高速バス１
０１からのデータを一時置数するリードデータレ
ジスタ（RDR）、１０９は高速バス１０１へのデ
ータ一時置数するライトデータレジスタ
（WDR）、１１０は主記憶装置のアドレスを一時
置数するメモリアドレスレジスタ（AR）、１０４
はマイクロコンピユータ１１１のメモリバス、１
０５はマイクロコンピユータ１１１の入出力バ
ス、１０６，１１３は双方向ドライバ／レシーバ
回路、１１２はマイクロコンピユータ１１１のメ
モリ（RAM）、１１５はセレクタバス（SEL）で
ある。 １１６は高速バス１０１にアクセスの指令を与
えるコマンドレジスタ（CMD）で、メモリバス
１０４を通し、コマンドレジスタ１１６にデータ
を書き込むと、その内容により高速バス１０１の
読取り、高速バス１０１への書込み、高速バス１
０１への割込みなどの動作を開始する。 １１４は高速バス１０１のコントロール部
（CONT）で、コマンドレジスタ１１６にデータ
が書き込まれると、それに応じて高速バスアクセ
スを行なう。また、コントロール部１１４は高速
バスアクセスが終了したとき、または高速バス１
０１を通してCCB格納アドレスが送られてきた
場合、マイクロコンピユータ１１１に対し割り込
みをかける。 レジスタ１０７、リードデータレジスタ１０
８、ライトデータレジスタ１０９、アドレスレジ
スタ１１０、メモリ１１２、コマンドレジスタ１
１６はマイクロコンピユータ１１１のメモリバス
１０４に接続されており、マイクロコンピユータ
１１１のメモリ空間に固定アドレスをもつ。マイ
クロコンピユータ１１１はメモリ１１２をアクセ
スする動作で上記レジスタ類をアクセスすること
ができる。 次に動作を示す。SIO命令を実行すると、高速
バス１０１を通し、チヤネル番号デバイス番号を
デバイスナンバレジスタ１０７に一時置数し、続
いて高速バス１０１を通し、CCB格納アドレス
をリードデータレジスタ１０８に一時置数すると
同時にコントロール部１１４からマイクロコンピ
ユータ１１１に割込みが入る。マイクロコンピユ
ータ１１１は割込みを受け付けると、デバイスナ
ンバレジスタ１０７、リードデータレジスタ１０
８の内容をメモリ１１２に格納する。続いて、
CCB格納アドレスレジスタ１１０にセツトす
る。その後、高速バス読出し指令をコマンドレジ
スタ１１６に書き込む。 コントロール部１１４はコマンドレジスタ１１
６の内容によりアドレスレジスタ１１０で指定さ
れた主記憶装置のアドレスからデータを読み出
し、リードデータレジスタ１０８に一時置数し、
マイクロコンピユータ１１１に割込みをかける。
マイクロコンピユータ１１１は割込みを受ける
と、リードデータレジスタ１０８の内容をメモリ
１１２に移す。以上の操作の繰り返しにより、マ
イクロコンピユータ１１１はCCBをメモリ１１
２に取り込む。 続いて、CCBを解読し、セレクタバスを通し
て、入出力装置−チヤネル−高速バス−バスコン
トローラ−主記憶装置間のデータ転送をCCBで
指定されたデータ数だけCCBで指定された主記
憶装置の領域と行なう。 ここで、第２図の詳細ブロツク図をもとにこの
発明に係わるセレクタチヤネル２０の動作につい
て説明する。まずマイクロコンピユータ２９は
CCBで指定された主記憶装置のスタートアドレ
スをメモリアドレスレジスタ２４に内部バス２８
を通してセツトする。その後CCBで指定された
転送バイト数をカウンタ３８に設定する。そして
マイクロコンピユータ２９は、デバイスナンバレ
ジスタ２７に保持されている機器番号を有する入
出力装置に対して、その機器番号（アドレス）を
機器番号出力信号ADRS0とともに送出する。こ
れに対し、当該入出力装置は機器番号が自己の番
号（アドレス）であることを知ると、応答信号
SYNC0をマイクロコンピユータ２９へ送る。マ
イクロコンピユータ２９は応答信号SYNC0を受
け取ると機器番号出力信号ADRS0の送出を停止
する。これに応答して入出力装置からの応答信号
（SYNC0）の出力が停止され、機器番号の送出が
完了する。次に、マイクロコンピユータ２９はコ
マンドの送出、続いて入出力装置の転送開始番地
（スタートアドレス）の送出を、入出力バス３
４、セレクタバスドライバ／レシーバ回路３５、
セレクタバス３６を通し、入出力装置に対して行
なう。この時、コマンドの送出に対応してコマン
ド出力信号CMD0、転送開始番地の送出に対応し
てデータアベイラブル信号DAV0がマイクロコン
ピユータ２９から送出される。また、これらの信
号に対して、応答信号SYNC0が入出力装置から
マイクロコンピユータ２９に返されることは勿論
である。 これらのセツトアツプ動作が完了すると、マイ
クロコンピユータ２９はコマンドレジスタ４０を
通じて転送開始指令信号STRF0を出力する。こ
の転送開始指令信号STRF0は起動信号線３０を
介してセレクタバス制御回路３１に入力される。
これによりセレクタバス３６の制御すなわち入出
力制御はセレクタバス制御回路３１に移る。一
方、これに伴い、マイクロコンピユータ２９は入
出力制御動作から解放される。 セレクタバス制御回路３１はセレクタバス３６
上へステイタス要求信号SRQ0を送出する。しか
して、対応する入出力装置から機器のステイタス
とともに応答信号SYNC0が送出される。このス
テイタスはセレクタバス３６、セレクタバスドラ
イバ／レシーバ回路３７、内部バス２８を順に介
してセレクタバス制御回路３１に送られる。セレ
クタバス制御回路３１はステイタスのビジイ信号
SD040を監視し、ビジイ信号SD040がインアクテ
イブ（“１”レベル）になると、すなわち入出力
装置におけるデータ授受が可能な状態となるとス
テイタス要求信号SRQ0をインアクテイブにす
る。そして入出力装置はステイタス要求信号
SRQ0がインアクテイブになると応答信号SYNC0
をインアクテイブにする。 一方、セレクタバス制御回路３１は応答信号
SYNC0がインアクテイブになるとデータ出力も
しくはデータ入力制御動作を行なう。すなわちセ
レクタバス制御回路３１は入出力装置に対してデ
ータアベイラブル信号DAV0（主記憶装置から入
出力装置へデータを転送する場合）またはデータ
リクエスト信号DR0（入出力装置から主記憶装置
へデータを入力する場合）を送出する。この時セ
レクタバス３６上にはデータが送出される。すな
わち、入出力装置へデータを転送する場合には、
セレクタバス制御回路３１はリードデータレジス
タ２６に一時置数されていた１バイトのデータを
内部バス２８、セレクタバスドライバ／レシーバ
回路３７を通してセレクタバス３６上へ送出する
とともにデータアベイラブル信号DAV0をアクテ
イブにする。入出力装置はデータアベイラブル信
号DAV0を受け取ると応答信号SYNC0をアクテイ
ブにすると共にセレクタバス３６上のデータを取
り込む。また、入出力装置からデータを入力する
場合には、セレクタバス制御回路３１は、入出力
装置からセレクタバス３６、セレクタバスドライ
バ／レシーバ回路３７を通して内部バス２８上に
送出されたデータをライトデータレジスタ２５へ
一時置数せしめる。 入出力装置はデータアベイラ信号DAV0または
データリクエスト信号DR0を受け取ると応答信号
SYNC0をアクテイブにする。セレクタバス制御
回路３１は応答信号SYNC0を受け取るとデータ
アベイラブル信号DAV0またはデータリクエスト
信号DR0をインアクテイブにする。そして入出力
装置はデータアベイラブル信号DAV0またはデー
タリクエスト信号DR0がインアクテイブになると
応答信号SYNC0をインアクテイブにする。これ
で１バイトのデータ授受が終了する。１バイトの
データ授受が終了すると、カウンタ３８のカウン
ト値はセレクタバス制御回路３１から与えられる
カウント信号CNTR0によつて「１」減算され
る。上記した動作はカウンタ３８のカウント値が
「０」になるまで繰り返される。そしてカウント
値が「０」になつた時点で、カウンタ０信号線３
９を通してセレクタバス制御回路３１にCCBで
指定されたデータバイト数の転送が終了したこと
が知らされる。これにより、セレクタバス制御回
路３１は終了信号線３２を通してマイクロコンピ
ユータ２９に対して転送終了割込み信号ETRF0
を送出すると共に、入出力装置に対して転送終了
信号EDBYTE0を送出する。これによりセレクタ
バス３６の制御は再びマイクロコンピユータ２９
に移る。一方、入出力装置は転送終了信号
EDBYTE0を受け取ると、割込み信号ATN0をマ
イクロコンピユータ２９へ送出する。マイクロコ
ンピユータ２９は割込み信号を受け取ると割込み
承認信号ACK0を入出力装置へ送出する。そし
て、入出力装置は割込み承認信号ACK0を受け取
ると自己の機器番号をセレクタバス３６上へ送出
すると共に応答信号SYNC0をマイクロコンピユ
ータ２９へ送出する。 なお本実施例では、セレクタバス制御回路３１
は４バイトのデータがリードデータレジスタ２６
から入出力装置へ送られる毎に、または入出力装
置からライトデータレジスタ２５に置数される毎
にメモリリクエスト信号線３３を通して、高速バ
ス制御回路４２へメモリ要求信号BREQ0を送出
する。これにより高速バス制御回路４２が動作し
高速バス２１を介して主記憶装置のデータがリー
ドデータレジスタ２６に転送されて置数される。
または、ライトデータレジスタ２５に置数されて
いる入力データが高速バス２１を介して主記憶装
置へ転送される。そして、メモリアドレスレジス
タ２４には主記憶装置の次のアドレスが示され
る。 このように、本発明に係わるセレクタチヤネル
２０において、そのセレクタバス制御に関しては
マイクロコンピユータ２９が行なう場合と、セレ
クタバス制御回路３１が行なう場合とがある。し
かしながら、いずれの場合も、セレクタチヤネル
の機能診断および入出力装置のシミユレーシヨン
などのために、セレクタチヤネル２０には下記に
示す５つの機能が要求される。すなわち、 (1) 機器番号出力信号ADRS0、コマンド出力信
号CMD0、データアベイラブル信号DAV0、デ
ータリクエスト信号DR0、ステイタス要求信号
SRQ0、割込み承認信号ACK0（いわゆるセレ
クタバスコントロール信号）に対して応答信号
SYNC0が返る。 (2) セレクタバス制御回路から与えられるステイ
タス要求信号SRQ0に対して一定期間ビジイス
テイタス（ビジイ信号SD040）が返る。 (3) 入出力装置へ転送される出力データ（機器番
号、コマンドデータ、出力情報）を保持する。 (4) 入力要求（ステイタス要求信号SRQ0、デー
タリクエスト信号DR0、割込み承認信号
ACK0）に対してデータ出力ができる。 (5) 転送終了信号EDBYTE0を受け取ることによ
り割込み信号ATN0をアクテイブにし、割込み
承認信号ACK0を受け取ることにより割込み信
号ATN0をクリアする。 第１１図は上記５つの機能が実現されるセレク
タチヤネル２０におけるシミユレータ４３付近の
実施例を詳細に示したものである。 図において符号１２１はフリツプフロツプであ
る。このフリツプフロツプ１２１は第２図におけ
るマイクロコンピユータ２９から与えられるテス
ト開始信号STEST0によつてセツトするととも
に、テスト終了信号ETEST0によつてリセツト
する。しかして、フリツプフロツプ１２１はセツ
ト期間中アクテイブ（“１”レベル）なテスト信
号TEST1を出力する。これにより、セレクタチ
ヤネルにおけるテストモードが指定され、シミユ
レータ４３がイネーブル状態となる。 符号１２２はナンドゲート回路である。ナンド
ゲート回路１２２はドライバ回路１２３を介して
それぞれ与えられる機器番号出力信号ADRS0、
コマンド出力信号CMD0、データアベイラブル信
号DAV0、データリクエスト信号DR0、ステイタ
ス要求信号SRQ0、および割込み承認信号ACK0
を入力としている。ナンドゲート回路１２４は上
記ナンドゲート回路１２２の出力信号および前記
テスト信号TEST1をそれぞれ入力とし、その出
力端子より応答信号SYNC0を出力するものであ
る。これらナンドゲート回路１２２，１２４によ
つて(1)に示されている機能が実現されるようにな
つている。 符号１２５はレジスタであり、ロード端子Ｌ
と、データ入力部と、データ出力部とを備えてい
る。このレジスタ１２５はロード端子Ｌに入力さ
れる機器番号出力信号ADRS0の立上りすなわち
“０”レベル（アクテイブ）から“１”レベル
（インアクテイブ）への状態遷移によつて、８ビ
ツト幅のセレクタバスデータバス（SD＊＊０）
１２６上のデータ（本実施例では後述するように
ビジイ時間の設定データ）を保持するデータレジ
スタである。符号１２７はフリツプフロツプたと
えばＤ形フリツプフロツプであり、データ入力端
子Ｄと、クロツク入力端子CKとリセツト入力端
子CLRと出力端子とを備えている。フリツプフ
ロツプ１２７は、セレクタバス制御回路３１が制
御動作期間中に、クロツク入力端子CKに入力さ
れるステイクス要求信号SRQ0の“１”レベル
（インアクテイブ）から“０”レベル（アクテイ
ブ）への状態遷移に応答して、その時点のデータ
入力端子Ｄに入力されるテスト信号TEST1の２
値レベルを保持するものである。符号１２８はフ
リツプフロツプ１２７の出力端子に接続され、そ
の保持データを入力とする入力端子と、基本クロ
ツク信号CLK1を入力とする入力端子と、出力端
子とを備えているアンドゲート回路である。ま
た、符号１２９はカウンタであり、アンドゲート
回路１２８の出力端子に接続されるクロツク入力
端子CKと、リセツト入力端子CLRと、出力端子
とを備えている。しかしてカウンタ１２９は、ア
ンドゲート回路１２８の出力信号の立上りに応答
して「１」ずつカウントアツプする。符号１３０
は比較器である。比較器１３０はそれぞれ上記カ
ウンタ１２９のカウント出力および前記レジスタ
１２５の保持内容を入力とし、その大小を比較す
るものである。しかして比較器１３０はカウンタ
１２９のカウント出力がレジスタ１２５の保持内
容に一致するまでは“１”レベルの出力信号を、
一致すると“０”レベルの出力信号をその出力端
子より出力する。符号１３１は比較器１３０の出
力、テスト信号TEST1、後述するナンドゲート
回路１３３出力、およびナンドゲート回路１４３
出力をそれぞれ入力とするナンドゲート回路であ
る。しかしてナンドゲート回路１３１は、セレク
タバス制御回路３１がステイタスリクエスト
SRQ0を出力している時のみ比較器１３０の出力
信号が“１”レベルである期間（テストモードに
おいてカウンタ１２９のカウント出力がレジスタ
１２５の保持内容に一致するまでの期間）、その
出力信号すなわちビジイ信号SD040（ビジイステ
イタス）を“０”レベル（アクテイブ）にする。 一方、符号１３２はナンドゲート回路であり、
データアベイラブル信号DAV0、データリクエス
ト信号DR0および後述するインバータ回路１３
５、ナンドゲート回路１３４を順に介して与えら
れるステイタス要求信号SRQ0を入力とするもの
である。また、符号１３３もナンドゲート回路で
あり、上記ナンドゲート回路１３２の出力信号お
よびテスト信号TEST1がそれぞれ入力される入
力端子と出力端子とを備えている。このナンドゲ
ート回路１３３の出力端子は前記フリツプフロツ
プ１２７、カウンタ１２９の各リセツト入力端子
CLR、およびナンドゲート回路１３１の入力端
子にそれぞれ接続されている。そして、アクテイ
ブ（“０”レベル）なデータアベイラブル信号
DAV0またはデータリクエスト信号DR0がナンド
ゲート回路１３２に入力されることにより、ナン
ドゲート回路１３３から“０”レベルの出力信号
が出力される。これによりフリツプフロツプ１２
７およびカウンタ１２９が共にリセツトされるよ
うになつている。 フリツプフロツプ１２７は、前記したようにセ
レクタバス制御回路３１が制御動作中にそのクロ
ツク入力端子CKに入力されるステイタス要求信
号SRQ0によつてラツチ動作を行なうものであ
る。一方、ステイタス要求信号SRQ0はマイクロ
コンピユータ、（第２図における符号２９）が制
御動作中にも与えられる。このため、マイクロコ
ンピユータが制御動作中に与えられるステイタス
要求信号SRQ0によつて、フリツプフロツプ１２
７がラツチ動作を行なうことを禁止する必要があ
る。また、セレクタバス制御回路３１が制御動作
中には、上記ラツチ動作の禁止を解除する必要が
ある。即ちセレクタバス制御回路３１からのステ
イタス要求信号SRQ0の時ビジイ信号（ナンドゲ
ート回路１３１出力）の意味を持たせる必要があ
る。これを実現するものがナンドゲート回路１３
４およびインバータ回路１３５である。このナン
ドゲート回路１３４は、入出力動作制御信号
IOCNT1およびインバータ回路１３５を介して与
えられるステイタス要求信号SRQ0を入力とする
ものである。この入出力動作制御信号IOCNT1
は、（第２図における）マイクロコンピユータ２
９が制御動作期間中“１”レベルを示し、セレク
タバス制御回路３１が制御動作期間中（マイクロ
コンピユータ２９が制御動作から解放されている
期間中）“０”レベルを示す。しかしてナンドゲ
ート回路１３４は、マイクロコンピユータ２９が
制御動作期間中アクテイブ（“０”レベル）なス
テイタス要求信号SRQ0が出力された場合に、
“０”レベルの出力信号をナンドゲート回路１３
２に送出する。また、ナンドゲート回路１３４
は、セレクタバス制御回路３１が制御動作期間中
アクテイブ（“０”レベル）なステイタス要求信
号SRQ0が出力された場合に“１”レベルの出力
信号をナンドゲート回路１３２に送出する。上記
したレジスタ１２５、フリツプフロツプ１２７、
アンドゲート回路１２８、カウンタ１２９、比較
器１３０、ナンドゲート回路１３１〜１３４およ
びインバータ回路１３５によつて前記(2)に示され
ている機能が実現されるようになつている。 符号１３６はレジスタである。このレジスタ１
３６はセレクタバスデータバス（SD〓〓０）１
２６上のデータを入力とするデータ入力部と、入
力イネーブル端子IEと、出力イネーブル端子OE
と、出力部とを備えている。しかしてレジスタ１
３６は、後述するナンドゲート回路１４１から入
力イネーブル端子IEに入力される出力信号の
“０”レベルから“１”レベルへの状態遷移によ
つてそのデータ入力部に入力されるセレクタバス
データバス（SD〓〓０）１２６上のデータを保
持する。このセレクタバスデータバス（SD〓〓
０）１２６上のデータには、マイクロコンピユー
タ（第２図における符号２９）が制御動作期間中
に、セレクタバスドライバ／レシーバ回路１３７
を通してバス（DLN〓〓０）１３８から送出さ
れるものと、セレクタバス制御回路３１が制御動
作期間中にセレクタバスドライバ／レシーバ回路
１３９を通してバス（DLB〓〓０）１４０から
送出されるものとがある。レジスタ１３６の保持
データは、後述するナンドゲート回路１４３から
出力イネーブル端子OEに入力される出力信号の
“１”レベルから“０”レベルへの状態遷移によ
つて、その出力部よりセレクタバスデータバス
（SD〓〓０）１２６上へ出力される。 一方、符号１４１は機器番号出力信号
ADRS0、コマンド出力信号CMD0およびデータ
アベイラブル信号DAV0をそれぞれ入力とするナ
ンドゲート回路である。このナンドゲート回路１
４１は上記各信号のいずれかがアクテイブ
（“０”レベル）である期間中“１”レベルの出力
信号を前記レジスタ１３６の入力イネーブル端子
IEへ与える。また符号１４２もナンドゲート回
路であり、前記ナンドゲート回路１３４の出力信
号、データリクエスト信号DR0および割込み承認
信号ACK0をそれぞれ入力とするものである。こ
のナンドゲート回路１４２は上記各信号のいずれ
かがアクテイブ（“０”レベル）である期間中
“１”レベルの出力信号を発生する。このナンド
ゲート回路１４２の出力信号およびテスト信号
TEST1はナンドゲート回路１４３の各入力端子
に入力される。ナンドゲート回路１４３はテスト
モードにおいて、ナンドゲート回路１４２の出力
信号が“１”レベルである期間中“０”レベルの
出力信号をレジスタ１３６の出力イネーブル端子
OEへ与える。これによりレジスタ１３６は、前
記した如くその保持データを送出するものであ
る。 既に説明したようにナンドゲート回路１３４の
出力信号は、マイクロコンピユータ２９が制御動
作期間中にアクテイブ（“０”レベル）なステイ
タス要求信号SRQ0が出力されている場合“０”
レベルであり、セレクタバス制御回路３１が制御
動作期間中にアクテイブ（“０”レベル）なステ
イタス要求信号SRQ0が出力されている場合
“１”レベルである。すなわち、セレクタバス制
御回路３１が制御動作期間中に出力されるステイ
タス要求信号SRQ0はレジスタ１３６に対し何ら
影響を与えないものである。上記レジスタ１３
６、ナンドゲート回路１４１〜１４３、（ナンド
ゲート回路１３４、インバータ回路１３５）によ
つて前記(3)および(4)に示されている機能が実現さ
れるようになつている。 符号１４４は転送終了信号EDBYTE0をセツト
入力とし、割込み承認信号ACK0をリセツト入力
とするフリツプフロツプである。このフリツプフ
ロツプ１４４はセレクタバス制御回路３１から与
えられるアクテイブ（“０”レベル）な転送終了
信号EDBYTE0によつてセツトされ、“１”レベ
ルの出力信号を出力するようになつている。ま
た、フリツプフロツプ１４４はアクテイブ
（“０”レベル）な割込み承認信号ACK0によつて
リセツトされ“０”レベルの出力信号を出力す
る。符号１４５はフリツプフロツプ１４４の出力
信号およびテスト信号TEST1を入力とするナン
ドゲート回路である。このナンドゲート回路１４
５は、テストモードの期間中に入力されるフリツ
プフロツプ１４４の出力信号が“１”レベルであ
る期間中のみ、アクテイブ（“０”レベル）な割
込み信号ATN0を出力するものである。また、ナ
ンドゲート回路１４５は、フリツプフロツプ１４
４の出力信号が“０”レベルに遷移するのに応答
して割込み信号ATN0をクリア（インアクテイ
ブ）するようになつている。上記フリツプフロツ
プ１４４およびナンドゲート回路１４５によつて
前記(5)に示されている機能が実現されるようにな
つている。 次に第１１図に示されるシミユレータ４３の動
作を第２図も参照して説明する。たとえばマイク
ロコンピユータ２９から“０”レベルのテスト開
始信号STEST0が出力されているものとする。こ
れによりフリツプフロツプ１２１はセツトされ、
その出力端子より“１”レベルのテスト信号
TEST1を出力する。そして、シミユレータ回路
４３はイネーブル状態となり、セレクタチヤネル
はテストモードとなる。このような状態におい
て、ナンドゲート回路１２２には、機器番号出力
信号ADRS0、コマンド出力信号CMD0、データ
アベイラブル信号DAV0、データリクエスト信号
DR0、ステイタス要求信号SRQ0および割込み承
認信号ACK0がそれぞれ入力されている。そし
て、ナンドゲート回路１２２は上記各コントロー
ル信号のいずれかがアクテイブ（“０”レベル）
である期間中“１”レベルの２値信号を出力す
る。ナンドゲート回路１２４には上記ナンドゲー
ト回路１２２の出力信号およびテスト信号
TEST1が入力されている。そして、ナンドゲー
ト回路１２４はテストモード（テスト信号
TEST1が“１”レベル）の期間中、ナンドゲー
ト回路１２２の出力信号の反転信号を応答信号
SYNC0として出力する。すなわち、ナンドゲー
ト回路１２４は、アクテイブな前記コントロール
信号がナンドゲート回路１２２に入力されること
に応じてアクテイブな応答信号SYNC0を出力
し、アクテイブな前記コントロール信号の入力停
止に応じてアクテイブな応答信号SYNC0の出力
を停止する。これにより前記した(1)の機能が実現
される。 次に前記(2)の機能について動作を説明する。た
とえば今、機器番号出力信号ADRS0（アクテイ
ブ）が与えられ、対応するデータ（本実施例では
ビジイ時間設定データ）がセレクタバスデータバ
ス（SD〓〓０）１２６上へ出力されているもの
とする。機器番号出力信号ADRS0はレジスタ１
２５のロード端子Ｌに入力される。これによりレ
ジスタ１２５はセレクタバスデータバス（SD〓
〓０）１２６上のデータを入力保持する。その
後、マイクロコンピユータ２９によつてコマンド
の送出、転送開始番地の送出などのセツトアツプ
動作が行なわれ、更にセレクタバス制御回路３１
に転送開始指令信号STRF0が出力され、制御動
作がセレクタバス制御回路３１に移動したものと
する。これにより、セレクタバス制御回路３１は
ドライバ回路１２３を通してステイタス要求信号
SRQ0（アクテイブ）を送出する。この時、アク
テイブなステイタス要求信号SRQ0に応じて、ナ
ンド回路１２４からアクテイブな応答信号
SYNC0が返されることは前述した通りである。
上記ステイタス要求信号SRQ0はフリツプフロツ
プ１２７のクロツク入力端子CKに入力される。 フリツプフロツプ１２７はステイタス要求信号
SRQ0の立下り（インアクテイブからアクテイブ
への状態遷移）時のテスト信号TEST1の状態
（本実施例では“１”レベル）をラツチする。こ
のフリツプフロツプ１２７のラツチデータおよび
基本クロツク信号CLK1はそれぞれアンドゲート
回路１２８に入力される。そして、アンドゲート
回路１２８は、フリツプフロツプ１２７が“１”
レベルのテスト信号TEST1をラツチしている期
間中開成し、基本クロツク信号CLK1をそのまま
出力する。アンドゲート回路１２８の出力信号は
カウンタ１２９のクロツク入力端子CKに入力さ
れる。カウンタ１２９はアンドゲート回路１２８
の出力信号すなわち基本クロツク信号CLK1の立
上りによつてそのカウント出力を「１」カウント
アツプする。このカウンタ１２９のカウント出力
および前記レジスタ１２５の保持データ（ビジイ
時間設定データ）は共に比較器１３０に入力され
る。 比較器１３０は、カウンタ１２９のカウント出
力がレジスタ１２５の保持データに一致するまで
の期間中“１”レベルの２値信号を出力する。そ
して、比較器１３０は、上記カウント出力が保持
データに一致すると、“０”レベルの２値信号を
出力する。この比較器１３０の出力信号、テスト
信号TEST1、および各ナンドゲート回路１３
３，１４３の各出力信号はそれぞれナンドゲート
回路１３１に入力される。そしてナンドゲート回
路１３１は、テストモードにおいて比較器１３０
の出力が“１”レベルであり、更にセレクタバス
制御回路３１がアクテイブなステイタス要求信号
SRQ0を出力している期間中アクテイブ（“０”
レベル）な２値信号（ビジイ信号SD040）をセレ
クタバスデータバス（SD〓〓０）１２６上へ出
力し、比較器１３０の出力が“０”レベルである
期間中インアクテイブ（“１”レベル）な２値信
号を同じくセレクタバスデータバス（SD〓〓
０）１２６上へ出力する。 このようにして、入出力装置のビジイ時間をシ
ミユレートすることができる。すなわち、前記し
た(2)の機能が実現される。このビジイ時間の設定
は、８ビツト幅のセレクタバスデータバス（SD
〓〓０）１２６で構成される本実施例において、
28（＝256）レベルまで可能である。ここで、各
レベル（ビジイ時間）は、基本クロツク信号
CLK1の１周期の整数倍の時間を示している。 すなわち、本発明の実施例によれば、入出力装
置のビジイ時間を256レベルまでたとえばマイク
ロコンピユータ２９のフアームウエアで設定する
ことができ、低速入出力装置から高速入出力装置
までのシミユレーシヨンが可能となる。 セレクタバス制御回路３１は、ビジイ信号
SD040がインアクテイブ（“１”レベル）になつ
た時点でステイタス要求信号SRQ0をインアクテ
イブにするとともに、入出力装置におけるデータ
授受の準備がなされたものと判断し、以下に示す
動作を行なう。すなわち、入出力装置に対するデ
ータ出力の場合、セレクタバス制御回路３１はデ
ータアベイラブル信号DAV0をアクテイブにする
とともにデータを送出せしめる。また入出力装置
からのデータ入力要求の場合、セレクタバス制御
回路３１はデータリクエスト信号DR0をアクテイ
ブにする。これにより、いずれの場合にも、ナン
ドゲート回路１３３はその出力信号を“０”とす
る。ナンドゲート回路１３３の出力信号はフリツ
プフロツプ１２７およびカウンタ１２９のリセツ
ト入力端子CLRにそれぞれ入力され、これによ
りフリツプフロツプ１２７およびカウンタ１２９
は共にリセツト状態となる。 次に、ビジイ信号SD040がインアクテイブ
（“１”レベル）になつた時点で、セレクタバス制
御回路３１がデータアベイラブル信号DAV0をア
クテイブにすると共に、所定データを入出力装置
へ転送するためにセレクタバスデータバス（SD
〓〓０）１２６上へ送出ぜしめた場合について説
明する。この時転送データバイト数の指定が４バ
イトであつたものとする。 データアベイラブル信号DAV0はナンドゲート
回路１４１に入力され、これによりナンドゲート
回路１４１の出力信号は“０”レベルから“１”
レベルに遷移する。このナンドゲート回路１４１
の出力信号はレジスタ１３６の入力イネーブル端
子IEに入力される。レジスタ１３６はナンドゲ
ート回路１４１の出力信号の“０”レベルから
“１”レベルへの状態遷移に応答して前記セレク
タバスデータバス（SD〓〓０）１２６上へ送出
された所定データを入力保持する。このようにし
て入出力装置へ転送するために送出されたデータ
（出力情報）を保持することができる。すなわち
前記した(3)の機能が実現される。 上記した動作が繰り返され４バイトの転送が終
了すると、前述したようにセレクタバス制御回路
３１はマイクロコンピユータ２９に対して転送終
了割込み信号ETRF0を送出すると共に、入出力
装置に対して転送終了信号EDBYTE0を送出す
る。これによりセレクタバス３６の制御は再びマ
イクロコンピユータ２９に移る。上記転送終了信
号EDBYTE0はフリツプフロツプ１４４にセツト
入力される。これによりフリツプフロツプ１４４
はセツト状態となり、その出力信号を“０”レベ
ルから“１”レベルに遷移せしめる。フリツプフ
ロツプ１４４の出力信号はテスト信号TEST1と
共にナンドゲート回路１４５にそれぞれ入力され
ている。そしてナンドゲート回路１４５は上記フ
リツプフロツプ１４４の出力信号の状態遷移に応
答してその出力信号（割込み信号ATN0）を
“１”レベルから“０”レベルに遷移せしめる。
すなわちナンドゲート回路１４５は転送終了信号
EDBYTE0に応答して割込み信号ATN0をアクテ
イブにしたことになる。 マイクロコンピユータ２９は割込み信号ATN0
がアクテイブになると割込み承認信号ACK0を入
出力装置側へ送出する。この割込み承認信号
ACK0はフリツプフロツプ１４４にリセツト入力
される。これによりフリツプフロツプ１４４はリ
セツト状態となり、その出力信号を“１”レベル
から“０”レベルに遷移せしめる。ナンドゲート
回路１４５はフリツプフロツプ１４４の出力信号
の状態遷移に応答してその出力信号（割込み信号
ATN0）を“０”レベルから“１”レベルに遷移
せしめる。すなわちナンドゲート回路１４５は割
込み承認信号ACK0に応答して割込み信号ATN0
をクリア（インアクテイブ）したことになる。こ
のようにして前記した(5)の機能が実現される。 一方、前記割込み承認信号ACK0はナンドゲー
ト回路１４２にも入力される。これによりナンド
ゲート回路１４２はその出力信号を“０”レベル
から“１”レベルに遷移せしめる。ナンドゲート
回路１４２の出力信号はテスト信号TEST1と共
にナンドゲート回路１４３にそれぞれ入力され
る。そしてナンドゲート回路１４３は上記ナンド
ゲート回路１４２の出力信号の状態遷移に応答し
てその出力信号を“１”レベルから“０”レベル
に遷移せしめる。このナンドゲート回路１４２の
出力信号はレジスタ１３６の出力イネーブル端子
OEに入力されている。そしてレジスタ１３６は
上記出力信号の“１”レベルから“０”レベルへ
の状態遷移に応答してその保持データをセレクタ
バスデータバス（SD〓〓０）１２６上へ送出す
る。上記保持データがデータアベイラブル信号
DAV0と共に転送された所定データであることは
勿論である。すなわち、前記(4)の機能が実現され
たことになる。そして、マイクロコンピユータ２
９が、割込み承認信号ACK0によつてレジスタ１
３６から読み込んだデータと、データアベイラブ
ル信号DAV0と共に転送された所定データとの一
致をチエツクすることによつて自己のセレクタチ
ヤネルの機能診断を行なうことができる。 次に本発明のチヤネルにおける診断方式につい
て更に具体的に動作を説明する。 プログラムによつてシミユレータ４３を使用す
る場合、SI0命令によりたとえば機器番号を
「０」で指定することによりシミユレータ４３の
動作を開始することができる。マイクロコンピユ
ータ（第２図符号２９）はデバイスナンバレジス
タ（第２図符号２７）の内容が「０」であること
を知ると、テスト開始信号STEST0をシミユレー
タ４３へ送出してテストモードにする。すなわち
テスト開始信号STEST0はフリツプフロツプ１２
１にセツト入力され、これによりフリツプフロツ
プ１２１は“１”レベルのテスト信号TEST1を
出力する。 その後マイクロコンピユータ２９はCCBで指
定された転送バイト数を内部バス（第２図符号２
８）を通してカウンタ（第２図符号３８）にセツ
トすると共に、CCBで指定された主記憶装置の
スタートアドレスをメモリアドレスレジスタ（第
２図符号２４）にセツトする。そして、マイクロ
コンピユータ２９は機器番号出力信号ADRS0と
ともに機器データを送出せしめる。この機器番号
出力信号ADRS0はナンドゲート回路１４１に入
力され、この出力信号によつてレジスタ１３６は
セレクタバスデータバス（SD〓〓０）１２６上
のデータを保持する。次にマイクロコンピユータ
２９はデータリクエスト信号DR0を送出する。こ
のデータリクエスト信号DR0はナンドゲート回路
１４２に入力される。ナンドゲート回路１４２の
出力信号はテスト信号TEST1と共にナンドゲー
ト回路１４３に入力され、この出力信号によつて
レジスタ１３６は保持データをセレクタバスデー
タバス（SD〓〓０）１２６上へ送出する。マイ
クロコンピユータ２９はこのデータを読み込み送
出データとの一致をチエツクする。その後マイク
ロコンピユータ２９はコマンド出力信号CMD0、
データアベイラブル信号DAV0を対応するデータ
と共に送出する。このデータは前記した場合と同
様にレジスタ１３６に保持されることは明らかで
ある。そしてマイクロコンピユータ２９は前記同
様レジスタ１３６の保持データを読み込んでチエ
ツクする。この場合、コマンド出力信号CMD0に
対応するデータの読み込みは、ステイタス要求信
号STRQ0により行なわれ、データアベイラブル
信号DAV0に対応するデータの読み込みは、割込
み承認信号ACK0により行なわれる。このように
してセレクタチヤネルの入出力制御機能の確認が
できる。このセレクタチヤネルの機能確認は、上
述の如く自己診断によつて行なわれるので、障害
の早期発見、早期回復が期待される。 以上の診断動作が正常終了すると、マイクロコ
ンピユータ２９は機器番号出力信号ADRS0と共
に所定データ（ビジイ時間設定データ）を送出す
る。これにより上記データはレジスタ１２５およ
びレジスタ１３６にそれぞれ保持される。そして
マイクロコンピユータ２９はセレクタバス制御回
路３１に転送開始指令信号STRF0を送出する。
これにより入出力制御はセレクタバス制御回路３
１に移る。セレクタバス制御回路３１はまずステ
イタス要求信号SRQ0を送出する。以下、前述し
た手順でシミユレータ４３−高速バス（第２図符
号２１）−主記憶装置間のデータ転送が行なわれ
る。そして、データ転送が終了すると、セレクタ
バス制御回路３１から転送終了割込み信号
ETRF0が終了信号線（第２図符号３２）を通し
てマイクロコンピユータ２９へ送出されると共
に、転送終了信号EDBYTE0がシミユレータ４３
へ送出される。これにより入出力制御はセレクタ
バス制御回路３１から再びマイクロコンピユータ
２９に移る。 シミユレータ４３におけるフリツプフロツプ１
４４およびナンドゲート回路１４５は、前述した
ようにアクテイブな転送終了信号EDBYTE0に応
答して動作し、ナンドゲート回路１４５から出力
される割込み信号ATN0はアクテイブになる。マ
イクロコンピユータ２９は割込み信号ATN0がア
クテイブになると割込み承認信号ACK0をシミユ
レータ４３へ送出する。このアクテイブな割込み
承認信号ACK0はナンドゲート回路１４２に入力
される。そして前述したようにレジスタ１３６は
その保持データをセレクタバスデータバス（SD
〓〓０）１２６上へ送出する。マイクロコンピユ
ータ２９はレジスタ１３６から送出された（読み
込んだ）データと、転送データとの比較を行ない
セレクタチヤネルの機能診断を行なう。本実施例
では上述した一連の入出力制御動作を、ビジイ時
間（ビジイ時間設定データ）および転送データ
（データアベイラブル信号DAV0と共に送出され
るデータ）を１つずつ変えて（例えばビジイ時間
は、本実施例において256レベルまで設定可能）
行ない、エラー発生が認められた時点でその時の
ビジイ時間をCCBに転送して終了するようにし
ている。このCCB内のビジイ時間の把握はプロ
グラムによつて行なわれる。このようにして低速
入出力装置から高速入出力装置までのシミユレー
シヨンを行なうことができる。また、このシミユ
レーシヨンにより高速バスのタイミングマージン
の限界試験が容易に行なえ、これらの試験データ
を蓄積することにより信頼性データの時系列評
価、更に予防保全適否の判断が可能となるもので
ある。 以上詳述したように本発明によれば、自己の機
能を効率よく診断でき、障害の早期発見、早期回
復の可能なセレクタチヤネルにおける診断方式を
提供できる。更に本発明によれば、チヤネルにお
ける性能評価および信頼性評価を容易に行なうこ
とができる。
第１図は一般的なダイレクトメモリアクセス装
置の接続システムを示すブロツク図、第２図乃至
第１１図は本発明の一実施例を示すもので、第２
図はセレクタチヤネルの構成を示すブロツク図、
第３図は第２図セレクタチヤネルを採用している
データ処理装置のシステム構成図、第４図は第３
図における中央処理装置のうちの演算制御装置付
近を取り出して示すブロツク図、第５図はプログ
ラムステータスワードを示す図、第６図はチヤネ
ル制御動作を説明するための図、第７図ａはSIO
命令を実行するためのフオーマツト、第７図ｂは
TIO命令を実行するためのフオーマツト、第８図
はチヤネルコントロールブロツクを示す図、第９
図はチヤネルコントロールブロツク中のチヤネル
コントロールワードを示す図、第１０図はセレク
タチヤネルの基本構成を示すブロツク図、第１１
図はこの発明に係わるシミユレータの詳細構成図
である。 ２１……高速バス、２２……高速バスドライ
バ／レシーバ回路、２４……メモリアドレスレジ
スタ、２５……ライトデータレジスタ、２６……
リードデータレジスタ、２７……デバイスナンバ
レジスタ、２８……内部バス、２９……マイクロ
コンピユータ、３１……セレクタバス制御回路、
３４……入出力バス、３５，３７……セレクタバ
スドライバ／レシーバ回路、３６……セレクタバ
ス、３８……カウンタ、４０……コマンドレジス
タ、４１……ランダムアクセスメモリ、４２……
高速バス制御回路、４３……シミユレータ、１２
１，１４４……フリツプフロツプ、１２２，１２
４……ナンドゲート回路、１２５，１３６……レ
ジスタ、１２７……（Ｄ形）フリツプフロツプ、
１２９……カウンタ、１３０……比較器。
置の接続システムを示すブロツク図、第２図乃至
第１１図は本発明の一実施例を示すもので、第２
図はセレクタチヤネルの構成を示すブロツク図、
第３図は第２図セレクタチヤネルを採用している
データ処理装置のシステム構成図、第４図は第３
図における中央処理装置のうちの演算制御装置付
近を取り出して示すブロツク図、第５図はプログ
ラムステータスワードを示す図、第６図はチヤネ
ル制御動作を説明するための図、第７図ａはSIO
命令を実行するためのフオーマツト、第７図ｂは
TIO命令を実行するためのフオーマツト、第８図
はチヤネルコントロールブロツクを示す図、第９
図はチヤネルコントロールブロツク中のチヤネル
コントロールワードを示す図、第１０図はセレク
タチヤネルの基本構成を示すブロツク図、第１１
図はこの発明に係わるシミユレータの詳細構成図
である。 ２１……高速バス、２２……高速バスドライ
バ／レシーバ回路、２４……メモリアドレスレジ
スタ、２５……ライトデータレジスタ、２６……
リードデータレジスタ、２７……デバイスナンバ
レジスタ、２８……内部バス、２９……マイクロ
コンピユータ、３１……セレクタバス制御回路、
３４……入出力バス、３５，３７……セレクタバ
スドライバ／レシーバ回路、３６……セレクタバ
ス、３８……カウンタ、４０……コマンドレジス
タ、４１……ランダムアクセスメモリ、４２……
高速バス制御回路、４３……シミユレータ、１２
１，１４４……フリツプフロツプ、１２２，１２
４……ナンドゲート回路、１２５，１３６……レ
ジスタ、１２７……（Ｄ形）フリツプフロツプ、
１２９……カウンタ、１３０……比較器。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置に格納されているチヤネル制御語
を読出して解読し、入出力動作指令を送出すると
ともにその動作終了まで入出力制御動作から解放
されるマイクロコンピユータと、 上記入出力動作指令によつて入出力装置と上記
主記憶装置の間のデータ転送を行ない、上記デー
タ転送終了後に上記マイクロコンピユータに転送
終了割込み信号を送出するバス制御回路と、 テストモードにおいて上記マイクロコンピユー
タまたはバス制御回路から送られる制御信号に応
答して対応する制御信号を送出する制御信号送出
手段であつて、内部に上記マイクロコンピユータ
から送出される時間設定データを保持するレジス
タと、上記バス制御回路からのステイタス要求に
よつて時間カウントを開始するカウンタと、この
カウンタのカウント値と上記時間設定データとを
比較し、一致したときに転送可能を示す応答信号
を上記バス制御回路に送出する手段とを有する制
御信号送出手段と、 テストモードにおいて上記マイクロコンピユー
タまたはバス制御回路からデータ出力を示す制御
信号とともに送出されるデータを保持し、この保
持データを上記マイクロコンピユータまたはバス
制御回路からの入力要求を示す制御信号に応答し
て上記マイクロコンピユータまたはバス制御回路
に送出する手段とを具備し、 上記各手段によつて送出される制御信号および
データに基づいて自己のチヤネル機能診断および
性能評価を行なうことを特徴とするチヤネルにお
ける診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147279A JPS5627427A (en) | 1979-08-09 | 1979-08-09 | Diagnostic system of selector channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147279A JPS5627427A (en) | 1979-08-09 | 1979-08-09 | Diagnostic system of selector channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5627427A JPS5627427A (en) | 1981-03-17 |
| JPS6232829B2 true JPS6232829B2 (ja) | 1987-07-16 |
Family
ID=14301662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147279A Granted JPS5627427A (en) | 1979-08-09 | 1979-08-09 | Diagnostic system of selector channel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5627427A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144851A (ja) * | 1983-12-30 | 1985-07-31 | Fujitsu Ltd | チヤネル制御装置 |
| JPH0796429B2 (ja) * | 1989-07-27 | 1995-10-18 | 三菱電機株式会社 | エレベータの非常止め装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433820B2 (ja) * | 1973-12-29 | 1979-10-23 |
-
1979
- 1979-08-09 JP JP10147279A patent/JPS5627427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5627427A (en) | 1981-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3762830B1 (en) | Debug controller circuit | |
| US7904605B2 (en) | Computer command and response for determining the state of an I/O operation | |
| US3688274A (en) | Command retry control by peripheral devices | |
| US8166206B2 (en) | Cancel instruction and command for determining the state of an I/O operation | |
| US8108570B2 (en) | Determining the state of an I/O operation | |
| US7899944B2 (en) | Open exchange limiting in an I/O processing system | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| CA1191964A (en) | High-speed data transfer unit for digital data processing system | |
| US5423029A (en) | Circuit and method for testing direct memory access circuitry | |
| US3988714A (en) | Computer input/output apparatus for providing notification of and distinguishing among various kinds of errors | |
| EP0290942B1 (en) | Guest machine execution control system for virtual machine system | |
| EP0529557B1 (en) | Apparatus for preventing computer data destructively read out from storage unit | |
| JPS6232829B2 (ja) | ||
| JP2807010B2 (ja) | ホストコンピュータとテープ駆動部間の相互接続用のテープ駆動制御ユニットおよびその操作方法 | |
| JPS634209B2 (ja) | ||
| CN114253883A (zh) | 一种endpoint设备访问方法、系统及endpoint设备 | |
| US11704215B2 (en) | Central processing unit | |
| KR950009576B1 (ko) | 버스 인터페이스 장치 | |
| JPS6159558A (ja) | Ｄｍａ診断方式 | |
| JPS584365B2 (ja) | リセツト制御システム | |
| JPS59112325A (ja) | 電子計算機システム | |
| JP3273191B2 (ja) | データ転送装置 | |
| JPS5832422B2 (ja) | マイクロシンダンホウシキ | |
| SU993237A1 (ru) | Устройство дл сопр жени оперативной пам ти с внешними устройствами | |
| JPH0215353A (ja) | 特定アドレス時異常設定方式 |