JPS6233391A - Memory circuit - Google Patents
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- JPS6233391A JPS6233391A JP60173402A JP17340285A JPS6233391A JP S6233391 A JPS6233391 A JP S6233391A JP 60173402 A JP60173402 A JP 60173402A JP 17340285 A JP17340285 A JP 17340285A JP S6233391 A JPS6233391 A JP S6233391A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ回路に関し、特に、同時読み出し書き
込みを可能としたメモリ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory circuit, and particularly to a memory circuit that allows simultaneous reading and writing.
従来のＭＯ８メモリ回路は、！２図に示す様に、それぞ
れ、２個のインバータＧ１１１および２個のトランスフ
ァゲートＱ１３からなる、複数のメモリセルＲＭ１１〜
ＲＭｌｎと、メモリセルＲＭ１１〜ＲＭ Ｉｎに接続シ
た１対のディジット線ＤＩ 、Ｄ２と、デイツク）、Ｉ
ＤＩ、Ｄ２に接続したプリチャージ回路１２．読み出し
回路１３．および書き込み回路１４と、メモリセルＲＭ
１１〜ＲＭ１ｎに接続した１個のアドレスデコーダ回路
１５とで構成されている。The conventional MO8 memory circuit is! As shown in FIG. 2, a plurality of memory cells RM11 to RM11 each consist of two inverters G111 and two transfer gates Q13.
RMln, and a pair of digit lines DI, D2, and I connected to the memory cells RM11 to RMIn.
Precharge circuit 12 connected to DI and D2. Readout circuit 13. and write circuit 14, memory cell RM
11 to RM1n, and one address decoder circuit 15 connected to RM1n.
上述した従来のメモリ回路は、アドレスデコーダを１個
及びディジットラインを１対しか有していない為に読み
出しアドレスで読み出した後に書き込みアドレスで書き
込むか、または、書き込んだ後に読み出すかの、時系列
的にしか読み出しと書き込みが行えず、メモリ回路を高
速なコンビエータシステムに使用する場合、システムの
動作クロックの周波数が、メモリ回路の読み出しアクセ
ス時間と書き込み時間との和の時間により制約され、シ
ステムの動作速度が低く抑えられるという欠点がある。The conventional memory circuit described above has only one address decoder and one pair of digit lines, so it is not possible to read in chronological order by reading at a read address and then writing at a write address, or reading after writing. When using a memory circuit in a high-speed combinator system where reading and writing can only be performed in The disadvantage is that the operating speed can be kept low.
本発明のメモリ回路は、１対の読み出し専用ディジット
線と、１対の書き込み専用ディジット線と、第一のイン
バータ、人力、出力をそれぞれ前記第一のインバータの
出力２人力に接続した第二のインバータ、ナらびに、ソ
ースを前記第一のインバータの入力に接続しドレインを
前記読み出し専用ディジット線の一方に接続した第一一
のトランスファゲート、およびノースを前記第一のイン
バータの出力に接）枕しドレインを前記読み出し専用デ
ィジット１腺の他方に接続した第二のトランスファゲー
トからなる読み出しゲート、ならびにソースを前記第二
のインバータの出力に接続しドレインを前記書き込み専
用ディジット線の一方に接続した第三のトラスファゲー
ト、およびソースを前記第二のインバータの入力に接続
しドレインを前記書き込み専用ディジット線の他方に接
続した第四のトランスファゲートからなる書き込みゲー
トを有するメモリセルを複数個と、読み出しアドレスを
デコードした出力のそれぞれを前記読み出しゲートのそ
れぞれのゲートに接続する読み出しアドレスデコーダ回
路と、書き込みアドレスをデコードした出力のそれぞれ
を前記書き込みゲートのそれぞれのゲートに接続する書
き込みアドレスデコーダ回路と、前記読み出し専用ディ
ジット線に接続してディジット線を読み出し前にチャー
ジアップするプリチャージ回路と、前記読み出し専用デ
ィジット線に接続して前記メモリセルから読み出したデ
ータを出力する読み出し回路と、前記書き込み専用ディ
ジット線に接続してアドレスされたメモリセルにデータ
を書き込む書き込み回路とを具備し、読み出し時に読み
出しアドレスと異なる書きアドレスに同時に書き込みが
出来る様に構成したことを特徴とし、前記欠点を除去し
たものである。The memory circuit of the present invention includes a pair of read-only digit lines, a pair of write-only digit lines, and a second inverter whose outputs are respectively connected to the two outputs of the first inverter. an inverter; a first transfer gate having a source connected to the input of the first inverter and a drain connected to one of the read-only digit lines; a read gate comprising a second transfer gate having a pillow drain connected to the other of the read-only digit 1 lines, a source connected to the output of the second inverter and a drain connected to one of the write-only digit lines; a plurality of memory cells each having a write gate including a third transfer gate and a fourth transfer gate having a source connected to the input of the second inverter and a drain connected to the other write-only digit line; a read address decoder circuit that connects outputs obtained by decoding read addresses to respective gates of the read gates, and a write address decoder circuit that connects outputs obtained by decoding write addresses to respective gates of the write gates; a precharge circuit connected to the read-only digit line to charge up the digit line before reading; a read circuit connected to the read-only digit line to output data read from the memory cell; and a write-only digit line. It is characterized in that it is equipped with a write circuit that connects to a line and writes data into an addressed memory cell, and is configured so that writing can be performed simultaneously to a write address different from a read address when reading, thereby eliminating the above-mentioned drawbacks. be.
第１図は本発明によるひとつの実施例を示す。 FIG. 1 shows one embodiment according to the invention.
ＲＭ２１〜ＲＭ２ｎ （ｎ ：メモリワード数、１，２
゜３・・・・・・）は読み出しゲートと書き込みゲート
を有するメモリセルである。このメモリセルＲＭ２１〜
ＲＭ２ｎのそれぞれは、２個のインバータＧ２１がリン
グ状に接続された情報記憶部と、２個のトランスファゲ
ートＱ２４．Ｑ２５で構成する読み出しゲートと、２個
のトランスファゲートＱ２６．Ｑ２７で構成する書き込
みゲートとを有する。RM21 to RM2n (n: number of memory words, 1, 2
3...) is a memory cell having a read gate and a write gate. This memory cell RM21~
Each of RM2n includes an information storage section in which two inverters G21 are connected in a ring shape, and two transfer gates Q24. A read gate consisting of Q25 and two transfer gates Q26. and a write gate constituted by Q27.
情報記憶部の真値側記憶部Ｔは、トランスファゲートＱ
２４を介して１対の読み出し専用ディジット線り几１．
ＤＲ２の真値側ラインＤＲｘに接続されるとともに、ト
ランスファゲートＱ２６’を介して１対の書き込み専用
ディジット線ＤＷＩ、ＤＷ２の真値側ラインＤＷＩに接
続される。情報記憶部の偽値側記憶部Ｆは、トランス７
アゲー）Ｑ２５を介して１対の読み出し専用ディ・ジッ
ト線ＤＲｘ、Ｄ几２の偽値側ラインＤＲ２に接続される
とともに、トランスフアゲ−）Ｑ２７を介して１対の書
き込み専用ディジット線ＤＷＩ、ＤＷ２の偽値側ライン
ＤＷ２に接続される。The true value storage section T of the information storage section is a transfer gate Q.
A pair of read-only digit lines via 24 1.
It is connected to the true value side line DRx of DR2, and also to a pair of write-only digit lines DWI and true value side line DWI of DW2 via a transfer gate Q26'. The false value side storage section F of the information storage section is a transformer 7.
A pair of read-only digit lines DRx and DW2 are connected to the false value side line DR2 through Q25, and a pair of write-only digit lines DWI and DW2 are connected through Q27. is connected to the false value side line DW2.
２２はプリチャージ回路であり、電源端子ＶＤＤおよび
読み出し専用ディジット線ＤＲＩが接続されたトランス
ファゲートＱ２１と、電源端子ＶＤＤおよび読み出し専
用ディジット線ＤＲ２が接続されたトランス７アグート
Ｑ２２と、読み出し専用ディジット線ＤＲＩ、ＤＲ２が
接続され読み出し専用ディジット線ＤＲＩ、ＤＲ２の電
位を同電位にすることを促進するだめのトランス７アゲ
ー１−Ｇ２３と、トランスファゲートＱ２１．Ｇ２２．
Ｇ２３のゲート電極に接続されたプリチャージ端子ＰＲ
とから構成され、読み出し動作の開始前に読み出し専用
ディジット線ＤＲＩ、ＤＲ２を予めある電位にチャージ
アップする。２３は、読み出し回路であって、２個の２
人力ＮＡＮＤゲートＧ２３．Ｇ２４から成る。22 is a precharge circuit, which includes a transfer gate Q21 to which the power supply terminal VDD and the read-only digit line DRI are connected, a transformer 7 agot Q22 to which the power supply terminal VDD and the read-only digit line DR2 are connected, and the read-only digit line DRI. , DR2 are connected to the read-only digit lines DRI and DR2, and a transfer gate Q21. G22.
Precharge terminal PR connected to the gate electrode of G23
The read-only digit lines DRI and DR2 are charged up to a certain potential before the start of a read operation. 23 is a readout circuit, which has two 2
Human powered NAND gate G23. Consists of G24.
２人力ＮＡＮＤゲートＧ２３の一方の入力は読み出し専
用ディジット線り几１と接続され、その他方の入力は２
人力ＮＡＮＤゲートＧ２４の出力に接続され、２人力Ｎ
ＡＮＤゲートＧ２４の一方の入力は読み出し専用ディジ
ット線り几２と接続され、その他方の入力は２人力ＮＡ
ＮＤゲー）Ｇ２３の出力に接続され、その出力は読み出
し情報端子ＲＤに接続されている。２４は周知の読み出
しアドレスデコーダ回路であって、読み出しアドレス入
力端子ＲＡＤＯ〜ＲＡＤｍ（ｍはアドレスビット数で前
出のメモリワード数ｎとは２ｍ＋１＝ｎなる関係がある
）から読み出しアドレスを入力して、デコードされた出
力Ａ几１〜ＡＲｎ（ｎ：メモリワード数）を出力する。One input of the two-power NAND gate G23 is connected to read-only digit line 1, and the other input is connected to 2
Connected to the output of the human powered NAND gate G24, the two powered NAND gates
One input of AND gate G24 is connected to read-only digit line 2, and the other input is connected to 2-man NA
(ND game) G23, and its output is connected to the read information terminal RD. Reference numeral 24 denotes a well-known read address decoder circuit, which inputs a read address from read address input terminals RADO to RADm (m is the number of address bits and has a relationship of 2m+1=n with the number of memory words n). , outputs decoded outputs A1 to ARn (n: number of memory words).
デコードされた出力ＡＲ，１はメモリセルＲＭ２１の読
み出しゲートのゲート端子へ接続され、以下順次同様に
出力ＡＲ２〜Ａ几ｎは、メモリセルＲＭ２２〜ＲＭ２ｎ
の読み出しゲートのゲート端子へ接続される。The decoded output AR,1 is connected to the gate terminal of the read gate of the memory cell RM21, and the outputs AR2 to ARn are sequentially connected to the gate terminal of the read gate of the memory cell RM21.
is connected to the gate terminal of the read gate.
２５は書き込み回路であって、２個の書き込みバッファ
Ｇ２２と書き込みゲートを構成する２個のトランスファ
ゲートＱ２８．Ｇ２９から成る。バッフ７Ｇ２５の入力
は書き込み情報端子ＷＤと接続され、その出力は、他方
のバッファＧ２６の入力端子及び書き込みトランス７７
ゲートＱ２８のノースへ接続される。他方のバッフ７Ｇ
２６の出力は書き込みトランス７アゲー）Ｇ２９のソー
スへ接続される。書き込みトランスファゲートＱ２８の
ドレインは、偽値側ラインＤＷ２へ接続され、書き込み
トランスファゲートＱ２９のドレインは真値側ラインＤ
ＷＩへ接続される。また、書き込みトランス７アゲー）
Ｇ２８．Ｇ２９のゲート端子は書き込みパルス端子ＷＰ
へ接続される。25 is a write circuit, which includes two write buffers G22 and two transfer gates Q28 . Consists of G29. The input of the buffer 7G25 is connected to the write information terminal WD, and its output is connected to the input terminal of the other buffer G26 and the write transformer 77.
Connected to the north of gate Q28. The other buff 7G
The output of 26 is connected to the source of write transformer 7A/G29. The drain of the write transfer gate Q28 is connected to the false value side line DW2, and the drain of the write transfer gate Q29 is connected to the true value side line D.
Connected to WI. Also, write transformer 7 age)
G28. The gate terminal of G29 is the write pulse terminal WP
connected to.
２６は、周知の書き込みアドレスデコーダ回路であって
、書き込みアドレス入力端子ＷＡＤＯ〜ＷＡＤｍ（ｍは
アドレスビット数で、メモリワード数ｎとは、２ｍ＋１
＝ｎなる関係がある。）から書き込みアドレスを入力し
て、デコードされた出力ＡＷＬ〜ＡＷｎ （ｎ ：メモ
リワード数）ｔ−出力する。デコードされた出力ＡＷＩ
は、メモリセルＲＭ２１の書き込みゲートのゲート端子
へ接続され、以下順次同様に、出力ＡＷ２〜ＡＷｎはメ
モリセルＲＭ２２〜ＲＭ２ｎの書き込みトランスファゲ
ートのゲート端子へ接続される。26 is a well-known write address decoder circuit, which has write address input terminals WADO to WADm (m is the number of address bits, and the number of memory words n is 2m+1
There is a relationship of =n. ) and outputs the decoded outputs AWL to AWn (n: number of memory words) t-. Decoded output AWI
are connected to the gate terminal of the write gate of memory cell RM21, and similarly, the outputs AW2 to AWn are connected to the gate terminals of the write transfer gates of memory cells RM22 to RM2n in the same manner.
本実施例は、ワード数はｎ迄あるが、ビット数は１ビツ
トのみの例を示している。しかしながら、読み出しデコ
ーダ回路と書き込与デコーダ回路を除いた部分を１１ｖ
Ａ（Ｊ＝１．２．３・・・・・・：メモリビットａ）な
らべて、１ビツトの場合と同様に、出力ＡＲＩ〜Ａ几ｎ
、ＡＷ１〜ＡＷｎに並列に接続すれば、ｎワード×ｌビ
ットのメモリが構成出来ることは言うまでもない。In this embodiment, the number of words is up to n, but the number of bits is only 1 bit. However, the parts excluding the read decoder circuit and write decoder circuit are rated at 11V.
A (J = 1.2.3...: memory bit a), the output ARI~A⇠n
, AW1 to AWn in parallel, it goes without saying that a memory of n words x l bits can be constructed.
本実施例に示す様な回路構成にすれば、読み出しと書き
込みとを独立にアドレス指定出来る為、同時に読み出し
と書、き込みを行うことが出来る。With the circuit configuration shown in this embodiment, reading and writing can be addressed independently, so reading, writing, and writing can be performed simultaneously.
以上説明した様に不発明は、メモリ回路に於いて、読み
出し回路系統と書き込み回路系戊とを分離する仁とによ
シ、読み出し時に、読み出しアドレスと異なる書き込み
アドレスに同時に書き込みが出来る効果がある。As explained above, the invention has the advantage of separating the read circuit system and the write circuit system in a memory circuit, and has the effect that when reading, it is possible to write to a write address different from the read address at the same time. .
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。
１２．２２・−・・・・プリチャージ回路、ＲＭＩＩ、
ＲＭｌ ２ 、 ・−−−−−ＦＬＭｌｎ 、 ＲＭ２
１ 、几Ｍ２２ 、−−−−−−ＢＪＭ ２ ｎ ・−
・・・メモリセル、１３．２３・・・・・・読み出し回
路、１４゜２５・・・・・・書き込み回路、１５，２４
，２６・・・・・・アドレスデコーダ回路、■ ・・・
・・・を原端子、ＰＲ・・・・・・プリチャージ端子、
ＲＤ・・・・・・読み出し情報端子、ＷＤ・・・・・・
書き込み情報端子、ＷＰ・・・・・・書き込みパルス端
子、 ＡＩ）０ 、ＡＤＩ 、・・・・・・ＡＤｍ・・
・・・・アドレス端子、ＲＡＤＯ，ＲＡＤＩ 、・・・
・・・几ＡＤｍ・・・・・・読み出しアドレス入力端子
、ＷＡＤＯ，ＷＡＤＩ、・・・・・・ＷＡＤｍ・・・・
・・書き込みアドレス入力端子、ＤＩ 、Ｄ２・・・・
・・ディジット線、ＤＲＩ、ＤＲ２・・・・・・読み出
し専用ディジット線、ＤＷＩ、ＤＷ２・・・・・・書き
込み専用ディジット線、Ａ１゜Ａ２． ・−＝Ａｎ、Ａ
Ｒ１、ＡＲ２，−・−ＡＲｎ、ＡＷＩ、ＡＷ２、・・・
・・・ＡＷｎ・・・・・・アドレスデコーダの出力、Ｑ
ｌｌ。
Ｇ１２．Ｇ２１ 、Ｇ２２．Ｇ２３・・・・・・プリチ
ャージ用トランスファゲート、Ｇ１３．Ｇ２４．Ｇ２５
．Ｇ２６゜Ｇ２７・・・・・・メモリセル用トランスフ
ァゲート、Ｇ１４゜Ｇ２８．Ｇ２９・・・・・・書き込
み回路用トランス７アゲー）、Ｇｌｌ、Ｇ２１・−・・
・・メモリセル用インバータ、Ｇ１２．Ｇ２５．Ｇ２６
・・・・・・書き込みバッファ、Ｇｌ ３゜Ｇ２３．Ｇ
２４・・・・・・読み出し回路用２人力ＮＡＮＤゲート
。
代理人 弁理士 内 原 晋σ旨゛・ −一′FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. 12.22---Precharge circuit, RMII,
RMl2, ・----FLMln, RM2
1, 几M22, ------BJM 2 n ・-
...Memory cell, 13.23...Read circuit, 14°25...Write circuit, 15,24
, 26... Address decoder circuit, ■...
... is the original terminal, PR... is the precharge terminal,
RD... Read information terminal, WD...
Write information terminal, WP...Write pulse terminal, AI)0, ADI,...ADm...
...Address terminal, RADO, RADI, ...
...ADm...Read address input terminal, WADO, WADI,...WADm...
...Write address input terminal, DI, D2...
...Digital line, DRI, DR2...Read-only digit line, DWI, DW2...Write-only digit line, A1゜A2.・-=An, A
R1, AR2, ---ARn, AWI, AW2,...
...AWn...Address decoder output, Q
ll. G12. G21, G22. G23...Transfer gate for precharging, G13. G24. G25
．． G26°G27... Transfer gate for memory cell, G14°G28. G29...Transformer 7Age for writing circuit), Gll, G21...
・・Memory cell inverter, G12. G25. G26
...Write buffer, Gl 3°G23. G
24...Two-man power NAND gate for readout circuit. Agent Patent Attorney Susumu Uchihara ゛・-１′
Claims (1)
用ディジット線と、第一のインバータ、入力、出力をそ
れぞれ前記第一のインバータの出力、入力に接続した第
二のインバータ、ならびに、ソースを前記第一のインバ
ータの入力に接続しドレインを前記読み出し専用ディジ
ット線の一方に接続した第一のトランスファゲート、お
よびソースを前記第一のインバータの出力に接続しドレ
インを前記読み出し専用ディジット線の他方に接続した
第二のトランスファゲートからなる読み出しゲート、な
らびにソースを前記第二のインバータの出力に接続しド
レインを前記書き込み専用ディジット線の一方に接続し
た第三のトランスファゲート、およびソースを前記第二
のインバータの入力に接続しドレインを前記書き込み専
用ディジット線の他方に接続した第四のトランスファゲ
ートからなる書き込みゲートを有するメモリセルを複数
個と、読み出しアドレスをデコードした出力のそれぞれ
を前記読み出しゲートのそれぞれのゲートに接続する読
み出しアドレスデコーダ回路と、書き込みアドレスをデ
コードした出力のそれぞれを前記書き込みゲートのそれ
ぞれのゲートに接続する書き込みアドレスデコーダ回路
と、前記読み出し専用ディジット線に接続してディジッ
ト線を読み出し前にチャージアップするプリチャージ回
路と、前記読み出し専用ディジット線に接続して前記メ
モリセルから読み出したデータを出力する読み出し回路
と、前記書き込み専用ディジット線に接続してアドレス
されたメモリセルにデータを書き込む書き込み回路とを
具備することを特徴とするメモリ回路。a pair of read-only digit lines; a pair of write-only digit lines; a first transfer gate connected to an input of a first inverter and having a drain connected to one of said read-only digit lines, and a source connected to an output of said first inverter and a drain connected to the other of said read-only digit lines; a third transfer gate having a source connected to the output of the second inverter and a drain connected to one of the write-only digit lines; A plurality of memory cells each having a write gate consisting of a fourth transfer gate connected to the input of an inverter and whose drain is connected to the other write-only digit line, and each of the read gates has a decoded output of a read address. a read address decoder circuit that connects to the gates of the write address decoder circuit, a write address decoder circuit that connects outputs obtained by decoding write addresses to respective gates of the write gates, and a write address decoder circuit that connects the outputs of decoded write addresses to respective gates of the write gates; a precharge circuit that charges up the memory cell; a read circuit that connects to the read-only digit line to output data read from the memory cell; and a read circuit that connects to the write-only digit line to write data to the addressed memory cell. A memory circuit comprising a write circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173402A JPS6233391A (en) | 1985-08-06 | 1985-08-06 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173402A JPS6233391A (en) | 1985-08-06 | 1985-08-06 | Memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233391A true JPS6233391A (en) | 1987-02-13 |
Family
ID=15959751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173402A Pending JPS6233391A (en) | 1985-08-06 | 1985-08-06 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233391A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219493A (en) * | 1989-11-21 | 1991-09-26 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
| US5495444A (en) * | 1993-07-14 | 1996-02-27 | Ricoh Company, Ltd. | Semiconductor memory device used as a digital buffer and reading and writing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
-
1985
- 1985-08-06 JP JP60173402A patent/JPS6233391A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
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| US5495444A (en) * | 1993-07-14 | 1996-02-27 | Ricoh Company, Ltd. | Semiconductor memory device used as a digital buffer and reading and writing method thereof |
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