JPS6233392A - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
- Publication number
- JPS6233392A JPS6233392A JP60171852A JP17185285A JPS6233392A JP S6233392 A JPS6233392 A JP S6233392A JP 60171852 A JP60171852 A JP 60171852A JP 17185285 A JP17185285 A JP 17185285A JP S6233392 A JPS6233392 A JP S6233392A
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- Japan
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- memory cell
- memory device
- gate
- ram
- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、不揮発性メモリ部を備えた半導体ＲＡＭメ
モリ装置に関する。
モリ装置に関する。
［発明の技術的背景及びその問題点］
従来の不揮発性メモリ部を備えた半導体ＲＡＭメモリ装
置としては、特開昭５５−１０１１９２号公報に記載の
ものがある。この従来は半導体不揮発性メモリ装置は、
バイステーブルフリップフロツブ（Ｆ： Ｆ、）回路に
よるスタティック形ＲＡＭ用メモリセルに対し、読み出
し、書き込み用パストランジスタと幾つかのキャパシタ
との不揮発性メモリ部を備えている。そして、電源ＯＦ
Ｆ時にはキャパシタの容量分割によりパストランジスタ
の閾値電圧ＶＴＨを変化さぜ、ＲＡＭ用メモリセルの内
容を不揮発性メモリ部に書き込み、逆に電＆ｉＯＮ時に
はこの不揮発性メモリ部よりデータをＲＡＭ用メモリセ
ルに回復する構成をとっている。
置としては、特開昭５５−１０１１９２号公報に記載の
ものがある。この従来は半導体不揮発性メモリ装置は、
バイステーブルフリップフロツブ（Ｆ： Ｆ、）回路に
よるスタティック形ＲＡＭ用メモリセルに対し、読み出
し、書き込み用パストランジスタと幾つかのキャパシタ
との不揮発性メモリ部を備えている。そして、電源ＯＦ
Ｆ時にはキャパシタの容量分割によりパストランジスタ
の閾値電圧ＶＴＨを変化さぜ、ＲＡＭ用メモリセルの内
容を不揮発性メモリ部に書き込み、逆に電＆ｉＯＮ時に
はこの不揮発性メモリ部よりデータをＲＡＭ用メモリセ
ルに回復する構成をとっている。
ところが、このような従来の半導体不揮発性メモリ装置
の場合、多数のキャパシタの容」分割により電位を決め
て書き込みを行ない、ノードに接続される容量の大小関
係で電源ＯＮ時の読み出しを行なうので、各種キせパシ
タを設計するのが複雑であり、またスタティック形ＲＡ
Ｍ用メモリセルの設計も容量のアンバランースを考慮に
入れるためにむずかしいものとなり、ざらに、多数のキ
１７パシタを含むためにメモリセルの面積の節減が図り
にくい問題があった。
の場合、多数のキャパシタの容」分割により電位を決め
て書き込みを行ない、ノードに接続される容量の大小関
係で電源ＯＮ時の読み出しを行なうので、各種キせパシ
タを設計するのが複雑であり、またスタティック形ＲＡ
Ｍ用メモリセルの設計も容量のアンバランースを考慮に
入れるためにむずかしいものとなり、ざらに、多数のキ
１７パシタを含むためにメモリセルの面積の節減が図り
にくい問題があった。
「発明の目的」
この発明は、このような従来の問題に鑑みてなされたも
のであって、スタティック形ＲＡＭ用メモリレルの２個
の端子それぞれに、グー１〜絶縁膜中に電荷を保持する
為のフローティングゲートを有するＭＯＳトランジスタ
を接続し、この両ＭＯＳトランジスタの閾値電圧に変化
を与えることによりＲＡＭ用メモリビルの記憶内容を出
き込み、不揮発性メモリとして保持し、多数のキャパシ
タを用いることなく不揮発性メモリ部が構成できるよう
にすることを目的とするものである。
のであって、スタティック形ＲＡＭ用メモリレルの２個
の端子それぞれに、グー１〜絶縁膜中に電荷を保持する
為のフローティングゲートを有するＭＯＳトランジスタ
を接続し、この両ＭＯＳトランジスタの閾値電圧に変化
を与えることによりＲＡＭ用メモリビルの記憶内容を出
き込み、不揮発性メモリとして保持し、多数のキャパシ
タを用いることなく不揮発性メモリ部が構成できるよう
にすることを目的とするものである。
「発明の構成コ
この発明は、高電位レベルと低電位レベルをそれぞれ２
個の端子にラッチするスタティック形ＲＡＭ用メモリセ
ルに対し、前記２個の端子それぞれに、ゲート絶縁膜中
に電荷を保持する為のフローティングゲートを有するＭ
ｏＳトランジスタのゲートを接続し、前記ＭＯＳトラン
ジスタのソース、ドレインをすべて共通のコントロール
線に接続して成る半導体不揮発性メモリ装置である。
個の端子にラッチするスタティック形ＲＡＭ用メモリセ
ルに対し、前記２個の端子それぞれに、ゲート絶縁膜中
に電荷を保持する為のフローティングゲートを有するＭ
ｏＳトランジスタのゲートを接続し、前記ＭＯＳトラン
ジスタのソース、ドレインをすべて共通のコントロール
線に接続して成る半導体不揮発性メモリ装置である。
［発明の実施例］
以下、この発明の実施例を図に基づいて詳説する。
第１図に示Ｊようにスタティック形ＲＡＭ用メモリセル
１０は、高耐圧化されたバイステーブルＦ、Ｆ、回路に
よって構成され、一対のディプリーション形のＭｏ８
Ｉ−ランジスタ１１，１２、一対のエンハンスメント形
ＭＯ８ｌ−ランジスタ１３゜１４を有づる。またＲＡＭ
用メモリセル１０の読み出し、書き込み用の高耐圧パス
トランジスタ１５．１６がビット線ＢＬ、８ｍとこのメ
モリセル１０との間に接続されている。こめパストラン
ジスタ１５．１６のゲートはそれぞれワード線Ｗ ＋−
に接続されている。上記ＲＡＭ用メモリレル１０は電源
線１７に接続され、電源電圧が与えられる。
１０は、高耐圧化されたバイステーブルＦ、Ｆ、回路に
よって構成され、一対のディプリーション形のＭｏ８
Ｉ−ランジスタ１１，１２、一対のエンハンスメント形
ＭＯ８ｌ−ランジスタ１３゜１４を有づる。またＲＡＭ
用メモリセル１０の読み出し、書き込み用の高耐圧パス
トランジスタ１５．１６がビット線ＢＬ、８ｍとこのメ
モリセル１０との間に接続されている。こめパストラン
ジスタ１５．１６のゲートはそれぞれワード線Ｗ ＋−
に接続されている。上記ＲＡＭ用メモリレル１０は電源
線１７に接続され、電源電圧が与えられる。
不揮発性メモリ部２０は、ゲート絶縁膜中に電荷を保持
する為のフローティングゲートを有する一対のＭＯＳト
ランジスタ２１．２２で構成され、このＭＯＳトランジ
スタ２１．２２の各ゲートが前記ＲＡＭ用メモリセル１
０の読み出し、書き込み端子に接続されている。この両
ＭＯＳトランジスタ２１．２２のソース、ドレインはす
べて共通のコントロール線２３に接続されている。
する為のフローティングゲートを有する一対のＭＯＳト
ランジスタ２１．２２で構成され、このＭＯＳトランジ
スタ２１．２２の各ゲートが前記ＲＡＭ用メモリセル１
０の読み出し、書き込み端子に接続されている。この両
ＭＯＳトランジスタ２１．２２のソース、ドレインはす
べて共通のコントロール線２３に接続されている。
上記構成の半導体不揮発性メモリ装置の動作を次に説明
づる。
づる。
第２図に示すように、電源線１７に通常電圧ＶＣＣが印
加されている状態では、ＲＡＭ用メモリセル１０はバイ
ステーブルＦ、Ｆ、回路としてスタティックに通常ＲＡ
Ｍ動作をする。この時、ＭＯＳトランジスタ２１．２２
のフローティングゲートは電子を放出した状態で閾値電
圧ＶＴ ｉｔが低くなっており、ノードＡ、Ｂはほぼ同
じ客間となる。
加されている状態では、ＲＡＭ用メモリセル１０はバイ
ステーブルＦ、Ｆ、回路としてスタティックに通常ＲＡ
Ｍ動作をする。この時、ＭＯＳトランジスタ２１．２２
のフローティングゲートは電子を放出した状態で閾値電
圧ＶＴ ｉｔが低くなっており、ノードＡ、Ｂはほぼ同
じ客間となる。
電源がＯＦＦとなると書き込みモードとなり、電源線１
７に所定時間（書き込み時間）高電圧Ｖｐｐ（１ｓ〜２
５ｖ）が印加される。この時、コントロールｌ１Ｑ２３
は接地されている。そこで、スタティックＲＡＭ動作時
に、例えばノードＡがＶｃｃ、ノードＢがＯＶとなって
いたとすれば、この書き込みモードにおいてＭＯＳトラ
ンジスタ２１のゲートがＭＤＩ）、Ｍｏ８ｔ−ランジス
タ２２のゲートがＯＶとなる。
７に所定時間（書き込み時間）高電圧Ｖｐｐ（１ｓ〜２
５ｖ）が印加される。この時、コントロールｌ１Ｑ２３
は接地されている。そこで、スタティックＲＡＭ動作時
に、例えばノードＡがＶｃｃ、ノードＢがＯＶとなって
いたとすれば、この書き込みモードにおいてＭＯＳトラ
ンジスタ２１のゲートがＭＤＩ）、Ｍｏ８ｔ−ランジス
タ２２のゲートがＯＶとなる。
したがって、ＭＯＳトランジスタ２２には変化は起こら
ないが、ＭＯＳトランジスタ２１のフローティングゲー
トには電子が注入され、その閾値電圧ＶＴＨが上昇する
。つまり、ＲＡＭ用メモリセル１０の内容がこの不揮発
性メモリ部２０にＭＯＳトランジスタ２１．２２の閾値
電圧ＶＴＨの変化として書き込まれるのである。
ないが、ＭＯＳトランジスタ２１のフローティングゲー
トには電子が注入され、その閾値電圧ＶＴＨが上昇する
。つまり、ＲＡＭ用メモリセル１０の内容がこの不揮発
性メモリ部２０にＭＯＳトランジスタ２１．２２の閾値
電圧ＶＴＨの変化として書き込まれるのである。
次に電源が回復されてＯＮとなった時には、電源線１７
は電圧Ｖｃｃとなる。この電圧の印加により、閾値電圧
ＶＴＩ＋が高くなっているＭ ＯＳ Ｉ〜ランジスタ２
１はチャネルができにくい為ゲート電圧ｔま急激に上背
して先にＶｃｃとなり、他方のＭＯＳキャパシタ２２の
ゲート電圧はなかなか上昇しない。その結束、ＲＡＭ用
メモリセル１０によってノードＡがＶｃｃ、ノードＢが
ＯＶにラッチされ、ＲＡＭ用メモリセル１０に元の記憶
データが回復される。
は電圧Ｖｃｃとなる。この電圧の印加により、閾値電圧
ＶＴＩ＋が高くなっているＭ ＯＳ Ｉ〜ランジスタ２
１はチャネルができにくい為ゲート電圧ｔま急激に上背
して先にＶｃｃとなり、他方のＭＯＳキャパシタ２２の
ゲート電圧はなかなか上昇しない。その結束、ＲＡＭ用
メモリセル１０によってノードＡがＶｃｃ、ノードＢが
ＯＶにラッチされ、ＲＡＭ用メモリセル１０に元の記憶
データが回復される。
そして通常ＲＡＭ動作に入る前に、コントロール線２３
を高電圧Ｖｐｐにすることにより、ＭＯＳキャパシタ２
１．２２のフローティングゲートの状態はリセットされ
、同じ容置にされる・このようにして、通常ＲＡＭ動作
にＪ３いて電源がＯＦＦとなる時、不揮発性メモリ部２
０にＲＡＭ用メモリセル１０のデータを書き込み、電源
回復時には不揮発性メモリ部２０から元のデータを読み
出すことができ、不揮発性ＲＡＭ動作が実現されるので
ある。
を高電圧Ｖｐｐにすることにより、ＭＯＳキャパシタ２
１．２２のフローティングゲートの状態はリセットされ
、同じ容置にされる・このようにして、通常ＲＡＭ動作
にＪ３いて電源がＯＦＦとなる時、不揮発性メモリ部２
０にＲＡＭ用メモリセル１０のデータを書き込み、電源
回復時には不揮発性メモリ部２０から元のデータを読み
出すことができ、不揮発性ＲＡＭ動作が実現されるので
ある。
尚、上記実施例の素子とは逆のヂャンネル素子を用いて
構成した回路も勿論、この発明の技術的範囲に包含され
るものである。またスタティック形ＲＡＭ用メモリセル
１０についても、エンハンスメント形ＭＯＳトランジス
タと抵抗素子とで成るバイステーブルＦ、Ｆ、回路を構
成覆ることも可能である。
構成した回路も勿論、この発明の技術的範囲に包含され
るものである。またスタティック形ＲＡＭ用メモリセル
１０についても、エンハンスメント形ＭＯＳトランジス
タと抵抗素子とで成るバイステーブルＦ、Ｆ、回路を構
成覆ることも可能である。
［発明の効果］
この発明は、ＲＡＭ用メモリセルに対して不揮発性メモ
リ部を接続しているため、不揮発性ＲＡＭ動作が可能で
ある。しかも、不Ｎ発性メモリ部をゲート絶縁膜中に電
荷を保持する為の７０−ティングゲートを何する一対の
ＭＯＳ Ｉ−ランジスタにより構成しているため、従来
のように多数のキャパシタを必要とせず、設計、回路構
成を簡略化でき、またメモリヒルの面積を節減できる利
点があるとともに同一のＭＯＳトランジスタを使用する
ため製造バラツキに対する信頼性を向上することができ
る。
リ部を接続しているため、不揮発性ＲＡＭ動作が可能で
ある。しかも、不Ｎ発性メモリ部をゲート絶縁膜中に電
荷を保持する為の７０−ティングゲートを何する一対の
ＭＯＳ Ｉ−ランジスタにより構成しているため、従来
のように多数のキャパシタを必要とせず、設計、回路構
成を簡略化でき、またメモリヒルの面積を節減できる利
点があるとともに同一のＭＯＳトランジスタを使用する
ため製造バラツキに対する信頼性を向上することができ
る。
第１図はこの発明の一実施例の回路図、第２図は同上の
動作を示を電圧波形図である。 １０・・・スタティック形ＲＡＭ用メモリセル１１．１
２・・・ディプリーション形醸ＯＳトランジスタ １３．１４・・・エンハンスメント形ＭＯＳトランジス
タ １５．１６・・・高耐圧パストランジスタ１７・・・電
源線 ２０・・・不揮発性メモリ部 ２１．２２・・・薄膜フローティングゲート形ＭＯＳキ
ャパシタ ２３・・・コントロール線 特許出願人 日産自動車株式会社 第１図 、１０ 第ね ｃｗｎ
動作を示を電圧波形図である。 １０・・・スタティック形ＲＡＭ用メモリセル１１．１
２・・・ディプリーション形醸ＯＳトランジスタ １３．１４・・・エンハンスメント形ＭＯＳトランジス
タ １５．１６・・・高耐圧パストランジスタ１７・・・電
源線 ２０・・・不揮発性メモリ部 ２１．２２・・・薄膜フローティングゲート形ＭＯＳキ
ャパシタ ２３・・・コントロール線 特許出願人 日産自動車株式会社 第１図 、１０ 第ね ｃｗｎ
Claims (1)
- 高電位レベルと低電位レベルをそれぞれ２個の端子にラ
ッチするスタティック形ＲＡＭ用メモリセルに対し、前
記２個の端子それぞれに、ゲート絶縁膜中に電荷を保持
する為のフローティングゲートを有するＭＯＳトランジ
スタのゲートを接続し、前記ＭＯＳトランジスタのソー
ス、ドレインをすべて共通のコントロール線に接続して
成る半導体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171852A JPS6233392A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171852A JPS6233392A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233392A true JPS6233392A (ja) | 1987-02-13 |
Family
ID=15930968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171852A Pending JPS6233392A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189641A (en) * | 1987-06-08 | 1993-02-23 | Fujitsu Limited | Non-volatile random access memory device |
| US6535417B2 (en) * | 2000-07-31 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device |
| US6627960B2 (en) | 2000-08-23 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor data storage apparatus |
-
1985
- 1985-08-06 JP JP60171852A patent/JPS6233392A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189641A (en) * | 1987-06-08 | 1993-02-23 | Fujitsu Limited | Non-volatile random access memory device |
| US6535417B2 (en) * | 2000-07-31 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device |
| US6627960B2 (en) | 2000-08-23 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor data storage apparatus |
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