JPS6233626B2 - - Google Patents

Description

請求の範囲 １ 信号記憶ロケーシヨンの配列を含むチツプよ
り成り、上記ロケーシヨンへ既知のデータを導入
した後そのデータを読出して上記既知のデータと
比較することによつてエラー・データの存在を判
断するように構成されたコンピユータ・メモリ・
システムにおいて、上記ロケーシヨンへ書込まれ
た既知のデータを所定のシーケンスで読出す手段
と、上記ロケーシヨンから読出されるエラー・デ
ータの総数を第１の数として計数する手段と、上
記ロケーシヨンから読出される連続的なエラー・
データの数を第２の数として計数する手段と、上
記第１及び第２の数ならびに上記所定のシーケン
スに基づいて上記エラー・データの種類を決定す
る手段とを具備するコンピユータ・メモリ・シス
テム。

〔技術分野〕

本発明は、メモリが半導体チツプのアレイを含
み、アクセスされるデータ・ワードが各チツプか
らのビツトを含むような大型メモリにおいて、高
速のメモリ速度でその欠陥をマツピングし、マツ
ピングされた欠陥を種類ごとに分類する装置に関
する。

〔背景技術〕

米国特許第3704363号は、コンピユータ・シス
テムの使用によつて生じたエラーの統計情報を自
動的に収集する方式を教示している。エラーは訂
正可能なエラーの数に関して分類される。しか
し、特殊のエラーは、単に訂正可能又は訂正不可
能のエラーの数を計数しただけでは発見できな
い。即ち、個々のエラーが相互に関係しているの
かどうか、もし関係していれば、どのような関係
が存在するのかを、単純な計数値から引出すこと
はできない。

米国特許第4174537号は、他のエラー・ロギン
グ手法を開示している。それによれば、メモリの
アドレスされ選択されたロケーシヨンからデータ
を読出す時に生じた単一ビツト・エラー及び複数
ビツト・エラーについて別個の記録が作られる。
しかし、個々のエラーの間に存在する関係につい
ては、何の表示も発生されない。

米国特許第3917933号は、メモリからアクセス
された同一ワード群に生じた訂正可能なエラーの
数を追跡するエラー・ロギング方式を説明してい
る。訂正可能なエラーの予め設定された限度数が
同一ワード群中で生じると、注意信号が発生さ
れ、訂正不可能なエラーがそのワード群中に生じ
る前に、予防の対策が構じられる。しかし、検出
された個々のエラーの間に存在する関係を監視す
る試みはなされていない。

〔発明の開示〕

本発明は、メモリ・アレイの欠陥を分類するこ
と、即ちそれら欠陥の種類及びメカニズムに関し
て関係があるかどうかを決定することに関する。
具体的には、既知のデータをメモリへ書込み、所
定のシーケンスでデータを読出し、出力データを
既知の書込まれたデータと比較し、不一致（エラ
ー）を計数することによつて、欠陥マツプがメモ
リに関して作られる。メモリ・アレイは、複数の
チツプの各々に内部で、先ず順次のワード線によ
つて走査され、次いで順次のビツト線によつて走
査されるように、シーケンスが選択される。アレ
イが走査される間に生じたエラーの数に基いて、
また既知の走査方向に基いて、欠陥の種類に関し
て決定がなされる。そのような種類としては、ビ
ツト線全体のエラーであるか、ワード線全体のエ
ラーであるか、アレイ全体のエラーであるか、個
別のビツトのみのエラーであるかなどである。

メモリが半導体チツプのアレイを含み、アクセ
スされたデータ・ワードが異つたチツプからのビ
ツトを含む場合、チツプの列を選択し、次いでチ
ツプを先ずワード線ごとに走査し次にビツト線ご
とに順次に走査することによつて、選択された列
で各チツプをテストする手段が設けられている。
エラーは１つ又はそれ以上のレジスタで計数され
る。これらレジスタはエラーの総数、及び走査方
向において連続したエラーのカウントを累積す
る。欠陥の種類、即ち検出された個々のエラーの
間に存在する関係は、レジスタにあるエラーに計
数値から演繹される。その場合、所与の計数値を
発生するため、それぞれのチツプが走査された方
向が考慮に入れられる。演繹された欠陥の種類を
表わす状況ワードが各チツプについて形成され
る。

故障の種類（エラー・タイプ）を知ることによ
つて、メモリの電気的再構成が可能となる。即
ち、エラー・ビツトはアクセスされたデータ・ワ
ードの間に分散され、利用可能なエラー訂正手段
によつて、各データ・ワードにある残りのエラ
ー・ビツトを訂正できるようにされる。エラー・
タイプが不明であり、多数のエラー・ビツトが存
在する場合、所望の効率を有するメモリの再構成
は達成することができない。エラー・タイプが本
発明に従つて分類される高速性は、システムの通
常の動作に対して分単位の短い中断を生じるのみ
で、エラーのマツピングを完了させる。現在の技
術に基くマツピング手法では、メモリを走査する
時に発見された各故障ビツトについてシステムの
中断が生じるので、２桁台の時間の節約が得られ
る。

【図面の簡単な説明】

第１図はメモリ走査の方向がエラー・タイプの
決定因子に組込まれる、本発明の最良実施例を示
すブロツク図、第２図はメモリ装置におけるセ
ル・アドレスの通常の割当てを示すダイヤグラ
ム、第３図は第１図の実施例で使用されるマルチ
プレクサ・ゲートの１つを示すブロツク図、第４
図はメモリ走査の限定された領域がエラー・タイ
プの形定因子に組込まれる他の実施例に関連した
ダイヤグラムである。

〔発明を実施するための最良の形態〕

通常の補助コンポーネント（バツフア２、メモ
リ・バス３、メインテナンス・プロセツサ７）に
関連して実行されるメモリ・チツプ・アレイ１の
エラー・マツピングは、本発明に従つて、比較的
ささやかなメモリ制御ハードウエアを追加するこ
とによつて達成される。このハードウエアは行カ
ウンタ４、アドレス・レジスタ６、セレクタ・ス
イツチング・ネツトワーク５（デコーダ８及び
ANDゲート９を含む）、排他的ORゲート１０、
カウンタ群１１及び１２、カウンタ・コントロー
ラ１３及び１４より成る。このハードウエアを追
加することによつて、メモリ・チツプ・アレイ１
はエラーをマツプされることができ、かつそのエ
ラーは先行技術よりも何百倍も早い速度でタイプ
ごとに分類されることができる。先行技術によれ
ば、メインテナンス・プロセツサ７によつて診断
ルーチンが走らされ、正しくないビツトがメモリ
で発見される度に、メインテナンス・プロセツサ
７は中断される。それぞれの中断は処理のために
数ミリ秒を要し、メモリにおけるエラー・ビツト
の数は何百何千という数になるので、単にメモ
リ・エラーを分類しないでそのままリストすれ
ば、何時間という時間を要すする。そのような多
数のデータを記憶し、次いでそれを分類して、ど
のメモリ・チツプがエラーを含むかを識別し、か
つ発生したエラーのタイプを決定することは、更
に多くの時間を必要とする。

他方、高速のメモリ・マツピング及びエラー・
タイプ分類は、フイールド・エンジニアがメモ
リ・エラーを診断してそれを修理する能力を著し
く高めるとともに、メモリの自動的再構成を可能
とするので、エラー・ビツトを別個にアクセスさ
れるデータ・ワードへ効果的に分散させることが
でき、それによつてエラー訂正回路は、各デー
タ・ワードにおける残留エラー・ビツトを処理す
ることができるようになる。

ここで第１図を参照すると、メモリ・チツプ・
アレイ１は2304個のチツプより成るアレイであ
り、各チツプは64k個のビツトを有する（ここで
ｋ＝1024）。アレイ１は128k本の論理線を有し、
各論理線は1152個のビツトを有するように構成さ
れる。各論理線は16個のダブル・ワードを構成
し、各ダブル・ワードは72ビツトを含む。各チツ
プは、所与のダブル・ワードに対して１個だけの
ビツトを与える。

アレイ１がアクセスされる時、多くのチツプ
（例えば1152個のチツプ）が能動化される。各ダ
ブル・ワードが72ビツトを有する16個のダブル・
ワードについて、データの１本の1152ビツト線が
バツフア２へ接続される。バツフア２へデータを
与える各チツプは、記憶アドレス・レジスタ６に
よつて決定される同一のセル位置でアクセスされ
る。記憶アドレス・レジスタ６はメインテナン
ス・プロセツサ７の制御の下にある。バツフアさ
れたダブルワードの各々は、チツプ行カウンタ４
から線１９へダブルワード識別アドレスが印加さ
れた時、メモリ・バス３上で72個の並列ビツトと
して利用可能になる。行カウンタ４は線１５を介
してプロセツサ７から制御される。これは、多数
のチツプへ並列にアクセスしアクセスされたデー
タをバツフア２に記憶して後にメモリ・バス３へ
転送することによつて、比較的低速アクセスのア
レイ・チツプより成るアレイ１の実効帯域幅を増
加させるための、通常のバツフアリング手法であ
る。

データが１度バツフアへラツチされると、それ
は、線１９上のアドレスに応答して72ビツトのメ
モリ・バス３上を転送され16個の順次のマシン・
サイクルでセレクタ・スイツチング・ネツトワー
ク５へ与えられる。プロセツサ７から来る線２０
上の信号に応答して、72ビツト線の１つがネツト
ワーク５によつて選択され、その上の信号は、排
他的ORゲート１０へ印加される。ゲート１０
は、プロセツサ７から来る線１６を介して、２進
の１又は２進の０値を受取る。

線１６上の信号は、前に通常の方法でアレイ１
へ書込まれたブランケツト・テスト・パターンに
従つて決定される。このテスト・パターンは、メ
インテナンス・プロセツサ７の制御によつて、エ
ラー・マツピングのためにアレイ１へ書込まれた
ものである。テスト・パターンはオール１かオー
ル０であることが望ましいが、他のデータ・パタ
ーンであつてもよい。エラー・マツピング・パタ
ーンが始まつた時、メインテナンス・プロセツサ
７は、１又は０のブランケツト・パターンをアレ
イ１へ全面的に書込む。次いでこのデータは、後
に詳述するシーケンシヤルな方法で読出される。
その詳細な説明は省略するとして、ブランケン
ト・パターンの１本の論理線（1152ビツト）がア
レイ１からバツフア２へ転送された後、その論理
線は、線１９へ印加された各アドレスについて、
１時に１ダブルワード（72ビツト）単位で、バツ
フア２からネツトワーク５へ転送される。ネツト
ワーク５は、72ビツトの中の１ビツトを選択し
て、ゲート１０へ印加する。ゲート１０では、各
ダブルワードの選択されたビツトが、メインテナ
ンス・プロセツサ７から線１６を介して印加され
た信号の正しい値と比較される。

ゲート１０によつて発生されたエラー・ビツト
を表す不一致信号は、カウンタ・コントローラ１
３及び１４へ印加される。各コントローラは加算
器及びオーバフロー検出器を含む。更に、コント
ローラ１３は選択されたカウンタをゼロヘリセツ
トする「ゼロ・リセツト回路」を含む。この回路
は、ゲート１０からの信号出力が一致を示す時、
カウンタをリセツトする。各カウンタ群１１及び
１２の各々にある１個のカウンタが線１９上のア
ドレスによつて選択される。各カウンタ群は、そ
れぞれバツフア２にある16個のダブルワードに対
応する16個のカウンタを含む。従つて、選択され
たビツトがバツフア２のアドレスされたダブルワ
ード内でエラーであれば、アドレスされたダブル
ワードに対応するカウンタが、カウンタ群１１及
び１２の各々で増加される。カウンタ群１１の各
カウンタは、エラー無しを示す一致信号がゲート
１０の出力に生じる度にリセツトされる。カウン
タ群１２のカウンタはそうではない。

ここで注意すべきは、各ダブルワード識別アド
レスは、アレイ１にある72個のチツプのそれぞれ
の行を指定することである。これらの各チツプ
は、ネツトワーク５へ印加された72ビツトのダブ
ルワード１ビツトを与える。排他的ORゲート１
０は、ダブル・ワード識別アドレスが16個のアド
レスの群を通つてリプルする時、１時に選択され
たダブルワードの１ビツトを検査する。各ダブル
ワードが、ダブルワード識別アドレスによつて選
択されたバス上に置かれる時線２０上の信号によ
つて選択されたビツト位置が、０又は１のいずれ
かと排他的OR結合される。これらの０又は１
は、始めにメモリ全体へ書込まれたデータを表わ
し、読出されつつある各ビツトの期待（正しい）
値を表わす。排他的OR結合の結果は、カウンタ
群１１及び１２へ送られる。各カウンタ群にある
カウンタの１つがダブルワード識別アドレス値に
基いて選択され、排他的OR結合の結果によつて
増加される。従つて、カウンタ群１２は、メモリ
１の16個のチツプで発見された正しくないビツト
の総数をカウントする。

カウンタ群１２のカウンタは、各目的に16ビツ
トの幅を有し、かつオーバフロー・ラツチを有す
るので、最大65536個のエラーを累積する。この
数はチツプにあるビツトの数である。実際には、
カウンタは例えば12ビツトの幅及びオーバフロ
ー・ラツチへ制限することができる。何故なら
ば、4096個のビツト・エラーを有するチツプが、
通常、「集団エラー」として分類されるからであ
る。カウンタ群１１にあるカウンタは、カウンタ
群１２にあるカウンタ群と同じように動作する
が、全く同じではない。論理線の各ダブルワード
がバス上に現われる時、ダブルワード識別アドレ
スは、カウンタ群１１にある16個のカウンタの１
つを選択する。もし排他的OR結合の結果が
「１」であれば、カウンタ群１１の選択されたカ
ウンタが増加される。しかし、正しいデータの読
出しを示す「０」の結果であれば、選択されたカ
ウンタはゼロヘリセツトされる。各カウンタは名
目的に７ビツト幅であり、オーバフロー・ラツチ
を有する。それによつて、各カウンタは127個の
順次のエラーを計数することができるとともに、
128番目のシーケンシヤル・エラーでオーバフロ
ー・ラツチをセツトすることができる。オーバフ
ロー・ラツチは、排他的OR結合の結果がゼロで
あるため、カウンタがゼロヘリセツトされた時で
も、セツトされたままである。従つて、16チツプ
の64k個のビツトを読出した後に、カウンタ群１
１にある各オーバフロー・ラツチは128個以上の
シーケンシヤル・エラー・ビツトが各チツプから
読出されたかどうかを示す。もしオーバフロー・
ラツチがセツトされていれば、それは論理線がメ
モリから読出された順序に従つて、対応するチツ
プがワード線の故障であるかビツト線の故障であ
るかを示す。

論理線が読出される順序は、行／列選択論理に
よつて制御される。制御の具体的方法は、アレ
イ・チツプにあるセルの行及び列の構成に依存す
る。典型的な例では、各チツプは、512行及び128
列として構成され、セル・アドレスは第２図に示
されるように割当てられる。

16ビツト・カウンタ（例えば第１図のカウンタ
１７）は、64k個のセルの全てをアドレスするた
めに必要である。各行を横切つて順次に読出すた
めには、アドレスは０，１，２……，126，127，
128，……65534，65535の順序で与えられる。列
を下方へ順次に読出すためには、アドレスは０，
128，256，……65408，１，129，257，……
65407，65535の順序で与えられる。これら２つの
異つた計数シーケンスは、第１図のマルチプレク
サ・セレクタ１８に含まれる16個のマルチプレク
サ・ゲートと共に達成される。第３図に示される
ように、各マルチプレクサ・ゲートはANDゲー
ト２３及び２４、ORゲート２１、インバータ２
２を含む。

Ｂ選択モードにおいて、マルチプレクサは単に
カウンタ値を直接アレイ１のアドレス・デコーダ
（図示せず）へ送り、従つてカウンタが増加する
時、アレイ・アドレスは０，１，２……，127，
128，……，65535の値をとる。しかしＡ選択モー
ドにおいて、カウンタの最も早く変化するビツト
（ビツト15）はアレイ・アドレスのビツト８とし
て転用され（他のビツトは同じようにシフトされ
る）、カウンタ１７が増加されるにつれて、アレ
イ・アドレスの最初の512個の値は０，128，
256，……，65408となる。

カウンタ１７の513番目の値は512である。これ
はビツト位置６に１があり、他の全ての位置には
ゼロがあることによつて表わされる。Ａ選択モー
ドにおいて、カウンタのビツト位置６は、アレ
イ・アドレスのビツト位置15として使用され、従
つて、アレイ・アドレスの513番目の値は単に
「１」である。Ａ選択モードでは、チツプにおけ
るセルの列を順次に下方へ読出すため、アレイ・
アドレスが第２図に示される順序を正確にたどる
ことが分る。

メモリの線の半分を通る１回のバスが完了する
と、同じチツプに関連した１対のカウンタ群の
各々が感知され、次の規則に従つて、メインテナ
ンス・プロセツサ７によつて４ビツトの「チツプ
状況」バイトへエンコードされる。もしカウンタ
群１２のカウンタにあるビツト・カウントが７
であれば、その数が状況バイトとなる。0000は完
全な（故障のない）チツプを示す。もし上記ビツ
ト・カウントが＞７であれば、状況バイトの高順
位ビツトがセツトされる。もしカウンタ群１２に
あるカウンタのオーバフロー・ラツチがセツトさ
れていれば（又は、そのカウントが或る大きな限
界値より大であれば）、状況バイトの第２ビツト
がセツトされる。カウンタ群１１にあるカウンタ
のオーバフロー・ラツチは、論理線が読出される
順序に従つて、状況バイトの第３又は第４ビツト
位置へセツトされる。もしメモリから読出される
論理線の順序が、チツプ・ビツト線アドレスが遅
く増加され、ワード線アドレスが早く増加される
ようなものである場合、カウンタ群１１にあるカ
ウンタのオーバフロー・ラツチは、チツプ状況バ
イトの第４ビツト位置に置かれる。もし読出され
る論理線の順序が、チツプ・ワード線アドレスが
遅く増加され、ビツト線アドレスが早く増加され
るようなものである場合、カウンタ群１１にある
カウンタのオーバフロー・ラツチは、チツプ状況
バイトの第３ビツト位置に置かれる。

各チツプの最終状況バイトは、次の条件に基づ
き、アレイ１で実行された４つの完全なパスから
生じた状況バイトに従つて構成される。

オール０を書込まれたメモリで、早く増加する
ビツト線アドレスの順序で読出される。

オール０を書込まれたメモリで、早く増加する
ワード線アドレスの順序で読出される。

オール１を書込まれたメモリで、早く増加する
ビツト線アドレスの順序で読出される。

オール１を書込まれたメモリで、早く増加する
ワード線アドレスの順序で読出される。

もし４個の状況バイトの全てが、ゼロに等しい
高順位ビツトを有すれば、それら４個の状況バイ
トは、最終の状況バイトを発生するためOR結合
される。もし４個の状況バイトのいずれかが、１
に等しい高順位ビツトを有すれば、最終の状況バ
イトを発生するため、１に等しい高順位ビツトを
有するバイトのみが相互にOR結合される。状況
バイトのこの結合は、通常のプログラミング手法
を用いて、メインテナンス・プロセツサの中で達
成される。

各チツプの最終状況バイトは次のように解釈さ
れる。

0000 完全チツプ 0001−0111 チツプはいくつかの分散した不良
セルを有する。

1000 チツプ８個以上の分散した不良セルを有
する。

1001 チツプは１つ又はいくつかのワード線の
欠陥を有する。

1010 チツプは１つ又はいくつかのビツト線の
欠陥を有する。

1011 チツプはいくつかのワード線の欠陥及び
いくつかのビツト線の欠陥を有する。

1100 チツプは多数の欠陥を有するが、ワード
線又はビツト線の全体的欠陥ではない。

1101 チツプはワード線の欠陥を含む多くの欠
陥を有する。

1110 チツプはビツト線の欠陥を含む多くの欠
陥を有する。

1111 チツプは２つの次元で多くの欠陥を有す
る。再生不可能チツプであるかも知れな
い。

要するに、メインテナンス・プロセツサ７は、
次のステツプ・シーケンスをとることをメモリ制
御装置へ命令することによつて、欠陥マツピング
動作を監視するようにプログラム化される。

(1) アレイ１は、テストされる16個のチツプの各
群について、オール・ゼロヘクリアされる。

(2) セレクタ・スイツチング・ネツトワーク５
は、選択された位置へセツトされる（72個の位
置の１つ）。

(3) 期待値（線16）がゼロへセツトされる。

(4) カウンタ群１１及び１２にあるカウンタ及び
それらのラツチがクリアされる。

(5) アレイ１の１部分が、前述したようにして、
早く増加するビツト線アドレスの順序で読出さ
れる。このアドレス順序は、チツプの１つの列
における16個のチツプの各々にある64k個のア
ドレスの全てをカバーする。

(6) 16個の部分的なチツプ状況バイトがエンコー
ドされ記憶される。

(7) ネツトワーク５が次の順次の位置へセツトさ
れる。

(8) 16個のチツプより成る次の群について上記(3)
−(5)のステツプを繰返す。

(9) ネツトワーク５の全てのセツテイング（０−
7₁）を繰返す。

(10) アレイ１の次の部分について、ステツプ(2)−
(9)を繰返す。

(11) ワード線アドレスが前述したように早く増加
するようにアドレス順序を設定することを除い
て、ステツプ(2)−(10)を実行する。

(12) 線16上の期待値が１へセツトされることを除
いて、メモリ内容をオール１へセツトし、ステ
プ(2)−(11)を実行する。

(13) それぞれが４ビツトを有する2304個のチツ
プ状況バイトを得るため、前述した論理に従つ
て、部分的チツプ状況バイトを結合する。

上記のステツプは、オール０又はオール１をア
レイ１へもつと度々書込むという手間をかけて
も、部分的チツプ状況バイトに必要な記憶容量を
減少させるため、再配列されてよい。

更に、時間とハードウエアの釣合いをとること
が可能である。16個のカウンタを含むカウンタ群
１１及び１２は、２個のレジスタを含むように変
更されてよく、その場合、アレイ１へ回数にして
16倍のアクセスを実行する手間をかけることによ
つて、論理が単純化される。アレイ１を構成する
チツプの全てにあるデータを得る時間は、５から
６のフアクタだけ増加する。もし時間がクリチカ
ルなフアクタであれば、もつと多くのカウンタ群
を並列に走らせることができる。

他方、メモリ欠陥を識別し分類するのに必要な
ハードウエアの量は、メインテナンス・プロセツ
サ７でもつと多くのソフトウエアを使用ることに
よつて減少させることができる。これは、チツプ
の中で生じる異つたタイプの欠陥は欠陥カウント
の異つたパターンを生じるという事実に注目する
ことによつて可能となる。第４図はチツプ欠陥に
共通の４つのタイプと、４分の１チツプごとに計
数される欠陥カウントのパターンを示す。チツプ
の４分の１はダツシ線で識別される。数字はそれ
ぞれの４分の１チツプに存在する欠陥カウントを
表わす。単に各チツプの４分の１部分にある欠陥
の総数をとることによつて、どのようなタイプの
欠陥がチツプ上に存在するかを容易に知ることが
できる。これは非常に単純なハードウエアを使用
することによつて可能である。その場合、第１図
の２個の16ワード・エラー・カウンタは、チツプ
の１行のみが能動化される時に付勢される単一の
ゲート・カウンタによつて置換される。メインテ
ナンス・プロセツサは、問題としている行の識別
情報を比較回路へ与え、カウンタは、行カウン
タ・アドレスが選択された行に等しい時にのみ能
動化される。メインテナンス・プロセツサは、メ
モリ制御装置がメモリの４分の１部分（即ち、
16384個のアドレス）を処理する度に、中断され
かつカウンタを読取る。全体のメモリが２度読出
された時（１度は１のブラケツト・パターンを書
込み、他の１度は０のブランケツト・パターンを
書込んで）、メインテナンス・プロセツサは検出
された欠陥カウントを結合することができ、かつ
どのようなタイプの欠陥が存在するかを決定する
ことができる。しかし、この方式によつて欠陥マ
ツプを形成するのに要する時間は、第１図に示さ
れるハードウエアを使用する場合よりもはるかに
長い。

説明した規則を実行して、カウンタ群１１及び
１２に生じたカウント値に基いて状況バイトを形
成するため、メインテナンス・プロセツサ７をプ
ログラミングすることなどの直截な手法について
は、詳細な説明を省略していることが当業者には
明らかであろう。