JPS63184995A - ランダムアクセスメモリ装置 - Google Patents
ランダムアクセスメモリ装置Info
- Publication number
- JPS63184995A JPS63184995A JP62019292A JP1929287A JPS63184995A JP S63184995 A JPS63184995 A JP S63184995A JP 62019292 A JP62019292 A JP 62019292A JP 1929287 A JP1929287 A JP 1929287A JP S63184995 A JPS63184995 A JP S63184995A
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- JP
- Japan
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- bits
- test
- ram
- output
- bit
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- Pending
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- 238000012360 testing method Methods 0.000 claims abstract description 48
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はランダムアクセスメモリ装置に関し、特にメモ
リの基本ブロックの動作を試験するテスト回路に関する
。
リの基本ブロックの動作を試験するテスト回路に関する
。
〈従来の技術〉
従来、この種のランダムアクセスメモリ装置（以下、Ｒ
ＡＭという）は、試験モード時にも通常モード時と同じ
動作を行なわせ、その出力に基づき動作の良否を判断し
ていた。また、試験モード時のみ、並列処理可能なビッ
ト数を増加させる回路となっていても、その動作はＲＡ
Ｍの通常動作と同様であった。
ＡＭという）は、試験モード時にも通常モード時と同じ
動作を行なわせ、その出力に基づき動作の良否を判断し
ていた。また、試験モード時のみ、並列処理可能なビッ
ト数を増加させる回路となっていても、その動作はＲＡ
Ｍの通常動作と同様であった。
〈発明の解決しようとする問題点〉
上述した従来のＲＡＭは、試験動作時でも通常モード時
と同じ動作を行なっていたので、試験に必要なパターン
数が大きく、すべての試験を実行するには試験時間が長
くかかるという問題点がある。
と同じ動作を行なっていたので、試験に必要なパターン
数が大きく、すべての試験を実行するには試験時間が長
くかかるという問題点がある。
したがって、記憶容量の大きなＲＡＭでは試験時間の短
縮化を図るべく試験パターンの一部を省略する場合もあ
り、かかる不十分な試験に基因して出荷量に未検出不良
品が混入する可能性が増大し、品質の信頼性の低下を招
いていた。
縮化を図るべく試験パターンの一部を省略する場合もあ
り、かかる不十分な試験に基因して出荷量に未検出不良
品が混入する可能性が増大し、品質の信頼性の低下を招
いていた。
詳述すると、一般に行なわれているテストパターンには
、故障検出率の高いウオーキングとギヤロッピングとが
あるが、メモリセルをｎ行ｎ列のビット数Ｎ＝ｎ”とす
ると、それぞれのテストパターンを全て実行するには２
Ｎ”＋６Ｎ、２Ｎ２＋８Ｎのアクセス回数が必要である
。Ｎ＝２５６キロビツト、１回のアクセスに２００ ｍ
ｓが必要であるとすると、試験に必要な最少時間はそ
れぞれ６〜７時間程度となり、製品の試験時間としては
実用的でない。
、故障検出率の高いウオーキングとギヤロッピングとが
あるが、メモリセルをｎ行ｎ列のビット数Ｎ＝ｎ”とす
ると、それぞれのテストパターンを全て実行するには２
Ｎ”＋６Ｎ、２Ｎ２＋８Ｎのアクセス回数が必要である
。Ｎ＝２５６キロビツト、１回のアクセスに２００ ｍ
ｓが必要であるとすると、試験に必要な最少時間はそ
れぞれ６〜７時間程度となり、製品の試験時間としては
実用的でない。
また、回路外の試験装置を使用すると、ＲＡＭのテスト
パターンに対応する出力期待値発生回路、および出力期
待値記憶回路、さらに良否判定回路が必要となる。これ
らの欠点を除く方法としてＢＩＳＴ （Ｂｕｉｌｔ
Ｉｎ ５ｅｌｆ Ｔｅ５ｔ）もあるが１回路のオー
バーヘッドが大きくなる欠点がある。
パターンに対応する出力期待値発生回路、および出力期
待値記憶回路、さらに良否判定回路が必要となる。これ
らの欠点を除く方法としてＢＩＳＴ （Ｂｕｉｌｔ
Ｉｎ ５ｅｌｆ Ｔｅ５ｔ）もあるが１回路のオー
バーヘッドが大きくなる欠点がある。
したがって、本発明の目的は簡単な構成で、しかも短時
間で試験可能なテスト回路を有するランダムアクセスメ
モリ装置を提供することである。
間で試験可能なテスト回路を有するランダムアクセスメ
モリ装置を提供することである。
く問題点を解決するための手段〉
本発明は、ｍ（≧２）ビット×ｎ（≧２）ワードで構成
される基本ブロック回路を複数個有するランダムアクセ
スメモリ装置において、上記各基本ブロック回路の入力
及び出力が、第１論理状態と第２論理状態とに切り換え
可能なコントロール信号により制御され、コントロール
信号が第１の論理状態のときには基本ブロック回路に対
して通常動作を行ない、コントロール信号が第２の論理
状態のときには複数個の基本ブロック回路の各対応する
メモリビットセルに同一のテストデータ信号が供給され
、各対応メモリビットからの出力が出力一致検出回路に
供給されることを特徴としている。
される基本ブロック回路を複数個有するランダムアクセ
スメモリ装置において、上記各基本ブロック回路の入力
及び出力が、第１論理状態と第２論理状態とに切り換え
可能なコントロール信号により制御され、コントロール
信号が第１の論理状態のときには基本ブロック回路に対
して通常動作を行ない、コントロール信号が第２の論理
状態のときには複数個の基本ブロック回路の各対応する
メモリビットセルに同一のテストデータ信号が供給され
、各対応メモリビットからの出力が出力一致検出回路に
供給されることを特徴としている。
したがって本発明は、記憶素子群をｍビットＸｎワード
の基本ブロックに分割して構成し、コントロール信号の
論理値によってモードを選択し、通常動作時は全体を１
つのＲＡＭとして扱い、試験動作時には分割された基本
ブロック数分のｍビット×ｎビットのＲＡＭのように扱
える。したがって、同時的に多数のビットの試験を行な
うことができ、テスト結果判定回路を簡単な構成でＲＡ
Ｍに内蔵させることができるという独創的内容を有する
。
の基本ブロックに分割して構成し、コントロール信号の
論理値によってモードを選択し、通常動作時は全体を１
つのＲＡＭとして扱い、試験動作時には分割された基本
ブロック数分のｍビット×ｎビットのＲＡＭのように扱
える。したがって、同時的に多数のビットの試験を行な
うことができ、テスト結果判定回路を簡単な構成でＲＡ
Ｍに内蔵させることができるという独創的内容を有する
。
〈実施例〉
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示す回路図である。
ここでは４ビツト×２５６ワード構成の１キロビツトラ
ンダムアクセスメモリ装置（以下。
ンダムアクセスメモリ装置（以下。
ＲＡＭという）をワード方向に４分割して構成した例を
示す、１０２はアドレス入力端子、１０５は６ビツトの
デコーダ、１０４はアドレスセレクタ、１０６はビット
別出力セレクタ、１０７はビット別良否判定回路、１０
８は全ビット良否判定回路、１１１はテストモードコン
トロール入力端子であり、この端子に供給されるテスト
モードコントロール入力信号によりアドレスセレクタ１
０４、ビット別出力セレクタ１０６を制御する。
示す、１０２はアドレス入力端子、１０５は６ビツトの
デコーダ、１０４はアドレスセレクタ、１０６はビット
別出力セレクタ、１０７はビット別良否判定回路、１０
８は全ビット良否判定回路、１１１はテストモードコン
トロール入力端子であり、この端子に供給されるテスト
モードコントロール入力信号によりアドレスセレクタ１
０４、ビット別出力セレクタ１０６を制御する。
第２図は第１図に示した実施例の通常動作を説明するた
めの回路図である。２１０はアドレスデコーダであり、
テストモードコントロール信号１１１により、１０２の
アドレス入力に応じたワード線を活性化し、同時に１１
１の入力により各ビット出力を行なう出力セレクタ１０
６と共に通常のＲＡＭ回路としての動作を行せる。
めの回路図である。２１０はアドレスデコーダであり、
テストモードコントロール信号１１１により、１０２の
アドレス入力に応じたワード線を活性化し、同時に１１
１の入力により各ビット出力を行なう出力セレクタ１０
６と共に通常のＲＡＭ回路としての動作を行せる。
第３図は第１図に示された実施例の試験動作を説明する
ための回路図である。１１１のテストモードコントロー
ル信号により、アドレスセレクタ１０４は等価回路３０
４に示すアドレス接続を行ない、各ブロックの対応する
ワード線を活性化する。同時に１１１の入力により出力
セレクタ１０６は等価回路３０６に示す出力接続を行な
い、ビット出力毎に各ブロックの出力をビット別良否判
定回路１０７で各ブロック出力の同一性を各ビット毎に
判定し、その判定結果を全ビット良否判定回路１０８で
全ビットについて良否判定をし、１ｏ９のテスト結果出
力端子に良否判定結果を出力する。
ための回路図である。１１１のテストモードコントロー
ル信号により、アドレスセレクタ１０４は等価回路３０
４に示すアドレス接続を行ない、各ブロックの対応する
ワード線を活性化する。同時に１１１の入力により出力
セレクタ１０６は等価回路３０６に示す出力接続を行な
い、ビット出力毎に各ブロックの出力をビット別良否判
定回路１０７で各ブロック出力の同一性を各ビット毎に
判定し、その判定結果を全ビット良否判定回路１０８で
全ビットについて良否判定をし、１ｏ９のテスト結果出
力端子に良否判定結果を出力する。
〈発明の効果〉
以上説明したように本発明は、ｍ（≧２）ビット×ｎ（
≧２）ワードで構成される基本ブロック回路を複数個有
するランダムアクセスメモリ装置において、上記各基本
ブロック回路の入力及び出力が、第１論理状態と第２論
理状態とに切り換え可能なコントロール信号により制御
され、コントロール信号が第１の論理状態のときには基
本ブロック回路に対して通常動作を行ない、コントロー
ル信号が第２の論理状態のときには複数個の基本ブロッ
ク回路の各対応するメモリビットセルに同一のテストデ
ータ信号が供給され、各対応メモリビットからの出力が
出力一致検出回路に供給されることにより、ＲＡＭの高
検出率のテストパターンのアクセス回数を減少させるこ
とができ、試験にかかる時間を短縮することができる。
≧２）ワードで構成される基本ブロック回路を複数個有
するランダムアクセスメモリ装置において、上記各基本
ブロック回路の入力及び出力が、第１論理状態と第２論
理状態とに切り換え可能なコントロール信号により制御
され、コントロール信号が第１の論理状態のときには基
本ブロック回路に対して通常動作を行ない、コントロー
ル信号が第２の論理状態のときには複数個の基本ブロッ
ク回路の各対応するメモリビットセルに同一のテストデ
ータ信号が供給され、各対応メモリビットからの出力が
出力一致検出回路に供給されることにより、ＲＡＭの高
検出率のテストパターンのアクセス回数を減少させるこ
とができ、試験にかかる時間を短縮することができる。
また、試験出力は良否判定結果として１信号で得られる
ので、回路外のテスト装置の良否判定回路、および出力
期待値発生回路、または出力期待値記憶回路が不要とな
る効果もある。さらに、ＢＩＳＴ回路に比べ、テスト専
用回路のオーバーヘッドも小さく、テスト専用端子もＢ
ＩＳＴ方式と同じ人、出力各１端子で足りる。
ので、回路外のテスト装置の良否判定回路、および出力
期待値発生回路、または出力期待値記憶回路が不要とな
る効果もある。さらに、ＢＩＳＴ回路に比べ、テスト専
用回路のオーバーヘッドも小さく、テスト専用端子もＢ
ＩＳＴ方式と同じ人、出力各１端子で足りる。
具体的に前出のウオーキング、ギヤロッピングテストパ
ターンについて本発明の回路のテストパターン数を比較
すると、メモリ回路分割数をｍとしたとき、それぞれ
２ （Ｎ／ｍ）”＋６ （Ｎ／ｍ ） 、２ （Ｎ ／
ｍ ） ２＋ ８ （Ｎ ／ ｍ ）のアクセス回数
で済む、 Ｎ＝２５６キロビツト、ｍ＝６４．１回の
アスセスに２００ｍ５が必要とすると、試験に必要な最
少時間は、それぞれ６〜７秒となり。
ターンについて本発明の回路のテストパターン数を比較
すると、メモリ回路分割数をｍとしたとき、それぞれ
２ （Ｎ／ｍ）”＋６ （Ｎ／ｍ ） 、２ （Ｎ ／
ｍ ） ２＋ ８ （Ｎ ／ ｍ ）のアクセス回数
で済む、 Ｎ＝２５６キロビツト、ｍ＝６４．１回の
アスセスに２００ｍ５が必要とすると、試験に必要な最
少時間は、それぞれ６〜７秒となり。
製品の試験時間として十分実用的である。
第１図は本発明の一実施例の回路図、
第２図は本発明の通常の動作時の回路動作を説明する回
路図、 第３図は本発明の試験動作時の回路動作を説明する回路
図である。 １１Ｍ、１２Ｍ、１３Ｍ、１４Ｍ ・・第１ビツトの分割されたメモリブロック、２１Ｍ、
２２Ｍ、２３Ｍ、２４Ｍ ・・第２ビツトの分割されたメモリブロック、３１Ｍ、
３２Ｍ、３３Ｍ、３４Ｍ ・・第３ビツトの分割されたメモリブロック、４１Ｍ、
４２Ｍ、４３Ｍ、４４Ｍ ・・第４ビツトの分割されたメモリブロック、１１Ｓ、
１２Ｓ、１３８．１４Ｓ ・・第１ビツトのメモリブロックのセンスアンプ、２１
Ｓ、２２Ｓ、２３Ｓ、２４Ｓ ・・第２ビツトのメモリブロックのセンスアンプ、３１
Ｓ、３２８．３３８，３４Ｓ ・・第３ビツトのメモリブロックのセンスアンプ、４１
Ｓ、４２Ｓ、４３Ｓ、４４Ｓ ・・第４ビツトのメモリブロックのセンスアンプ、ＩＷ
、２Ｗ、３Ｗ、４Ｗ ・・各ビットのライトバッファ。 １０Ｓ、２０Ｓ、３０Ｓ−４Ｏ８ ・・各ビットの出力セレクタ、 １０１・・・データ入力端子、 １０２・・・アドレス入力端子、 １０３・・・データ出力端子、 １０４・・・アドレスセレクタ、 １０５・・・６ビツトデコーダ、 １０６・・・出力セレクタ群、 １０７・・・ビット別良否判定回路。 １０８・・・全ビット良否判定回路、 １０９・・・テスト結果出力端子、 １１０・・・上位２ビツトデコーダ。 １１１・・・テストモードコントロール入力端子。 ２１０・・・アドレスデコーダ、 ３０２・・・テストアドレス入力端子、３０４・・・試
験動作時アドレスセレクタ等価回路、 ３０６・・・試験動作時出力セレクタ 等価回路。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第２図
路図、 第３図は本発明の試験動作時の回路動作を説明する回路
図である。 １１Ｍ、１２Ｍ、１３Ｍ、１４Ｍ ・・第１ビツトの分割されたメモリブロック、２１Ｍ、
２２Ｍ、２３Ｍ、２４Ｍ ・・第２ビツトの分割されたメモリブロック、３１Ｍ、
３２Ｍ、３３Ｍ、３４Ｍ ・・第３ビツトの分割されたメモリブロック、４１Ｍ、
４２Ｍ、４３Ｍ、４４Ｍ ・・第４ビツトの分割されたメモリブロック、１１Ｓ、
１２Ｓ、１３８．１４Ｓ ・・第１ビツトのメモリブロックのセンスアンプ、２１
Ｓ、２２Ｓ、２３Ｓ、２４Ｓ ・・第２ビツトのメモリブロックのセンスアンプ、３１
Ｓ、３２８．３３８，３４Ｓ ・・第３ビツトのメモリブロックのセンスアンプ、４１
Ｓ、４２Ｓ、４３Ｓ、４４Ｓ ・・第４ビツトのメモリブロックのセンスアンプ、ＩＷ
、２Ｗ、３Ｗ、４Ｗ ・・各ビットのライトバッファ。 １０Ｓ、２０Ｓ、３０Ｓ−４Ｏ８ ・・各ビットの出力セレクタ、 １０１・・・データ入力端子、 １０２・・・アドレス入力端子、 １０３・・・データ出力端子、 １０４・・・アドレスセレクタ、 １０５・・・６ビツトデコーダ、 １０６・・・出力セレクタ群、 １０７・・・ビット別良否判定回路。 １０８・・・全ビット良否判定回路、 １０９・・・テスト結果出力端子、 １１０・・・上位２ビツトデコーダ。 １１１・・・テストモードコントロール入力端子。 ２１０・・・アドレスデコーダ、 ３０２・・・テストアドレス入力端子、３０４・・・試
験動作時アドレスセレクタ等価回路、 ３０６・・・試験動作時出力セレクタ 等価回路。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第２図
Claims (1)
- ｍ（≧２）ビット×ｎ（≧２）ワードで構成される基本
ブロック回路を複数個有するランダムアクセスメモリ装
置において、上記各基本ブロック回路の入力及び出力が
第１論理状態と第２論理状態とに切り換え可能なコント
ロール信号により制御され、コントロール信号が第１の
論理状態のときには基本ブロック回路に対して通常動作
を行ない、コントロール信号が第２の論理状態のときに
は複数個の基本ブロック回路の各対応するメモリビット
セルに同一のテストデータ信号が供給され、各対応メモ
リビットからの出力が出力一致検出回路に供給されるこ
とを特徴とするランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019292A JPS63184995A (ja) | 1987-01-28 | 1987-01-28 | ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019292A JPS63184995A (ja) | 1987-01-28 | 1987-01-28 | ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184995A true JPS63184995A (ja) | 1988-07-30 |
Family
ID=11995358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019292A Pending JPS63184995A (ja) | 1987-01-28 | 1987-01-28 | ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203100A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 |
| JPH0554654A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | ダイナミツクｒａｍ |
-
1987
- 1987-01-28 JP JP62019292A patent/JPS63184995A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203100A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 |
| JPH0554654A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | ダイナミツクｒａｍ |
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