JPS6233676B2 - - Google Patents
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- JPS6233676B2 JPS6233676B2 JP5792981A JP5792981A JPS6233676B2 JP S6233676 B2 JPS6233676 B2 JP S6233676B2 JP 5792981 A JP5792981 A JP 5792981A JP 5792981 A JP5792981 A JP 5792981A JP S6233676 B2 JPS6233676 B2 JP S6233676B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 101100328883 Arabidopsis thaliana COL1 gene Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明はメモリセルが浮遊ゲート構造を有す
る二重ゲート型のMOSトランジスタからなる不
揮発性半導体記憶装置に関する。
る二重ゲート型のMOSトランジスタからなる不
揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置、特に浮遊ゲート構造
を有する二重ゲート型のMOSトランジスタをメ
モリセルとするものは、データの再書込みが可能
であるためにマイクロコンピユータシステムを始
めとする種々のシステムに利用されている。そし
て上記二重ゲート型のMOSトランジスタはよく
知られているように、浮遊ゲートとこのゲート上
に設けられる制御ゲートとの二つのゲート構造を
有し、いま浮遊ゲートに電子が注入されている状
態であればそのしきい電圧が高くなつているため
に、制御ゲートに高レベル信号（たとえば＋
5V）を印加しても導通しない。一方、浮遊ゲー
トに電子が注入されていず中性状態であればその
しきい電圧は低くなつているために、このとき制
御ゲートに高レベル信号を印加すれば導通する。
すなわち、制御ゲートに高レベル信号を印加した
ときのトランジスタの導通、非導通状態をデータ
の「１」，「０」に対応させることによつてデータ
の記憶がなされる。浮遊ゲートに電子を注入する
場合には、制御ゲートとドレインの両方に高電位
（たとえば＋20〜＋25V）を印加する。するとド
レインの近くのチヤネル領域のピンチオフ領域で
生じるインパクトアイオニゼーシヨン（Impact
ionigation）により発生した電子、正孔対のうち
の電子が浮遊ゲート中に注入される。そして一度
浮遊ゲート中に注入された電子は消去されない限
り浮遊ゲートに残つているため、データは不揮発
性のものとなる。
を有する二重ゲート型のMOSトランジスタをメ
モリセルとするものは、データの再書込みが可能
であるためにマイクロコンピユータシステムを始
めとする種々のシステムに利用されている。そし
て上記二重ゲート型のMOSトランジスタはよく
知られているように、浮遊ゲートとこのゲート上
に設けられる制御ゲートとの二つのゲート構造を
有し、いま浮遊ゲートに電子が注入されている状
態であればそのしきい電圧が高くなつているため
に、制御ゲートに高レベル信号（たとえば＋
5V）を印加しても導通しない。一方、浮遊ゲー
トに電子が注入されていず中性状態であればその
しきい電圧は低くなつているために、このとき制
御ゲートに高レベル信号を印加すれば導通する。
すなわち、制御ゲートに高レベル信号を印加した
ときのトランジスタの導通、非導通状態をデータ
の「１」，「０」に対応させることによつてデータ
の記憶がなされる。浮遊ゲートに電子を注入する
場合には、制御ゲートとドレインの両方に高電位
（たとえば＋20〜＋25V）を印加する。するとド
レインの近くのチヤネル領域のピンチオフ領域で
生じるインパクトアイオニゼーシヨン（Impact
ionigation）により発生した電子、正孔対のうち
の電子が浮遊ゲート中に注入される。そして一度
浮遊ゲート中に注入された電子は消去されない限
り浮遊ゲートに残つているため、データは不揮発
性のものとなる。
ところで上記電子を注入する際に生じるピンチ
オフ領域は、MOSトランジスタが五極管動作す
るときに生じることはよく知られている。仮に五
極管動作となるようなバイアス状態でメモリセル
を使用することは、たとえば制御ゲートとドレイ
ンの両方に高電位を印加しない状態でも危険であ
る。すなわち、このときにもピンチオフ領域が生
じるためインパクトアイオニゼーシヨンが生じ
る。このとき、電位が低いためにチヤネル電流が
少なく発生する電子、正孔対もわずかで、あるた
めに、浮遊ゲートに電子が注入される確率は極め
て小さいが、この状態が長期間にわたつて存在す
るならば浮遊ゲートには電子が順次蓄積されてい
く。この結果、メモリセルのしきい電圧が変動し
記憶データが変化する恐れが生じる。
オフ領域は、MOSトランジスタが五極管動作す
るときに生じることはよく知られている。仮に五
極管動作となるようなバイアス状態でメモリセル
を使用することは、たとえば制御ゲートとドレイ
ンの両方に高電位を印加しない状態でも危険であ
る。すなわち、このときにもピンチオフ領域が生
じるためインパクトアイオニゼーシヨンが生じ
る。このとき、電位が低いためにチヤネル電流が
少なく発生する電子、正孔対もわずかで、あるた
めに、浮遊ゲートに電子が注入される確率は極め
て小さいが、この状態が長期間にわたつて存在す
るならば浮遊ゲートには電子が順次蓄積されてい
く。この結果、メモリセルのしきい電圧が変動し
記憶データが変化する恐れが生じる。
そこで従来では、メモリセルのドレイン電位を
制御ゲート電位よりも低くして、データ書込み時
以外には前記ピンチオフ領域が生じないようにす
るとともに、たとえメモリセルのしきい電圧が変
動したとしてもこれをキヤンセルすることができ
る不揮発性半導体記憶装置が開発されている。第
１図はその構成を示すものである。図において
R1〜Ｒnは図示しない行デコーダの出力が与えら
れる行線、C1〜Ｃoは図示しない列デコーダの出
力が与えられる列選択線であり、この各列選択線
C1〜Ｃoによつてエンハンスメント型のｎ個の列
線選択用のトランジスタG1〜Ｇoそれぞれが駆動
されるようになつている。そして上記列線選択用
のトランジスタG1〜Ｇoの各一端はAs点に共通接
続され、また各他端は上記行線R1〜Ｒnと交差す
るように設けられているｎ本の各列線COL1〜
COLoに接続されている。上記行線R1〜Ｒnと列
線COL1〜COLoとの各交差点には、浮遊ゲート
および制御ゲートを有する二重ゲート型のMOS
トランジスタからなる各メモリセルM11〜Ｍnoが
設けられている。そしてこのメモリセルM11〜Ｍ
noの制御ゲートに対応する行線Ri（１≦ｉ≦ｍ）
に、ドレインは対応する列線COLj（１≦ｊ≦
ｎ）にそれぞれ接続され、さらにすべてのソース
は接地電位Ｖs印加点（OV印加点）に接続されて
いる。
制御ゲート電位よりも低くして、データ書込み時
以外には前記ピンチオフ領域が生じないようにす
るとともに、たとえメモリセルのしきい電圧が変
動したとしてもこれをキヤンセルすることができ
る不揮発性半導体記憶装置が開発されている。第
１図はその構成を示すものである。図において
R1〜Ｒnは図示しない行デコーダの出力が与えら
れる行線、C1〜Ｃoは図示しない列デコーダの出
力が与えられる列選択線であり、この各列選択線
C1〜Ｃoによつてエンハンスメント型のｎ個の列
線選択用のトランジスタG1〜Ｇoそれぞれが駆動
されるようになつている。そして上記列線選択用
のトランジスタG1〜Ｇoの各一端はAs点に共通接
続され、また各他端は上記行線R1〜Ｒnと交差す
るように設けられているｎ本の各列線COL1〜
COLoに接続されている。上記行線R1〜Ｒnと列
線COL1〜COLoとの各交差点には、浮遊ゲート
および制御ゲートを有する二重ゲート型のMOS
トランジスタからなる各メモリセルM11〜Ｍnoが
設けられている。そしてこのメモリセルM11〜Ｍ
noの制御ゲートに対応する行線Ri（１≦ｉ≦ｍ）
に、ドレインは対応する列線COLj（１≦ｊ≦
ｎ）にそれぞれ接続され、さらにすべてのソース
は接地電位Ｖs印加点（OV印加点）に接続されて
いる。
上記Aa点にはエンハンスメント型のMOSトラ
ンジスタ１ａ〜５ａから負荷回路LOが設けられ
ている。この負荷回路LOでは、ゲートがともに
Ｖc印加点に接続され、Ｖc印加点とＶs印加点と
の間に直列挿入されたトランジスタ４ａ，５ａに
よつてＶcよりも低いバイアスを得て、このバイ
アスをソースがAa点に接続されているトランジ
スタ１ａのゲートに与えることによつてAa点の
電位がＶcよりも低くなるように設定し、また上
記バイアスをトランジスタ２ａのゲートにも与え
ることによつてトランジスタ３ａによりほぼＶc
に設定されるBa点と上記Aa点とを分離するよう
にしている。すなわち、Aa点での信号の振幅を
Ｖc以下とすることによつて、メモリセルM11〜Ｍ
no選択時に各ドレイン電位を制御ゲート電位より
も低く設定し、データ書込み時以外は各メモリセ
ルM11〜Ｍnoが三極管動作するようになつてい
る。そして上記Aa点の信号の振幅はトランジス
タ３ａによつて上記Ba点においてはＶcまで増幅
されるようになつている。
ンジスタ１ａ〜５ａから負荷回路LOが設けられ
ている。この負荷回路LOでは、ゲートがともに
Ｖc印加点に接続され、Ｖc印加点とＶs印加点と
の間に直列挿入されたトランジスタ４ａ，５ａに
よつてＶcよりも低いバイアスを得て、このバイ
アスをソースがAa点に接続されているトランジ
スタ１ａのゲートに与えることによつてAa点の
電位がＶcよりも低くなるように設定し、また上
記バイアスをトランジスタ２ａのゲートにも与え
ることによつてトランジスタ３ａによりほぼＶc
に設定されるBa点と上記Aa点とを分離するよう
にしている。すなわち、Aa点での信号の振幅を
Ｖc以下とすることによつて、メモリセルM11〜Ｍ
no選択時に各ドレイン電位を制御ゲート電位より
も低く設定し、データ書込み時以外は各メモリセ
ルM11〜Ｍnoが三極管動作するようになつてい
る。そして上記Aa点の信号の振幅はトランジス
タ３ａによつて上記Ba点においてはＶcまで増幅
されるようになつている。
エンハンスメント型のMOSトランジスタ６
ａ，６ｂ，９，１０ａ〜１２ａ，１０ｂ〜１２
ｂ，１３およびデイプレツシヨン型のMOSトラ
ンジスタ７ａ，７ｂ，８から構成されるセンス増
幅回路SAは、チツプセレクト機能を有するよく
知られている差動増幅型のものであり、検出すべ
き信号電位として上記Ba点の電位が入力段のト
ランジスタ６ａのゲートに与えられる。
ａ，６ｂ，９，１０ａ〜１２ａ，１０ｂ〜１２
ｂ，１３およびデイプレツシヨン型のMOSトラ
ンジスタ７ａ，７ｂ，８から構成されるセンス増
幅回路SAは、チツプセレクト機能を有するよく
知られている差動増幅型のものであり、検出すべ
き信号電位として上記Ba点の電位が入力段のト
ランジスタ６ａのゲートに与えられる。
また第１図において破線で囲こまれた部分の回
路は、前記センス増幅回路SAに与えるべき基準
電位を発生する基準電位発生回路１４であり、前
記Ba点の信号電位を検出するためにそのBa点の
電位は、前記メモリセルM11〜Ｍnoから「１」，
「０」のデータが読み出されるときのBa点の信号
の振幅のほぼ中間電位に設定される。このためこ
の基準電位発生回路１４は、ドレインがAb点に
接続されるとともにゲートがＶc印加点に接続さ
れている、前記列線選択用のトランジスタG1〜
Ｇoと同等のエンハンスメント型のMOSトランジ
スタＧb、このトランジスタＧbのソースとＶs印
加点との間に挿入される前記メモリセルM11〜Ｍ
noと等価で、浮遊ゲートが中性状態にある二重ゲ
ート型のMOSトランジスタＭb、このトランジス
タＭbの制御ゲートにＶcよりも低いバイアスを与
えるための、Ｖc印加点とＶs印加点との間に直列
接続された２個のデイプレツシヨン型のMOSト
ランジスタ１５，１６と、前記トランジスタ１ａ
〜５ａと同等のトランジスタ１ｂ〜５ｂからなる
負荷回路LOとから構成されている。すなわち、
この基準電位発生回路１４内にメモリセルM11〜
Ｍnoと同等のトランジスタＭbを設けることによ
つて、メモリセルM11〜Ｍnoのしきい電圧の変動
をキヤンセルするようにしている。
路は、前記センス増幅回路SAに与えるべき基準
電位を発生する基準電位発生回路１４であり、前
記Ba点の信号電位を検出するためにそのBa点の
電位は、前記メモリセルM11〜Ｍnoから「１」，
「０」のデータが読み出されるときのBa点の信号
の振幅のほぼ中間電位に設定される。このためこ
の基準電位発生回路１４は、ドレインがAb点に
接続されるとともにゲートがＶc印加点に接続さ
れている、前記列線選択用のトランジスタG1〜
Ｇoと同等のエンハンスメント型のMOSトランジ
スタＧb、このトランジスタＧbのソースとＶs印
加点との間に挿入される前記メモリセルM11〜Ｍ
noと等価で、浮遊ゲートが中性状態にある二重ゲ
ート型のMOSトランジスタＭb、このトランジス
タＭbの制御ゲートにＶcよりも低いバイアスを与
えるための、Ｖc印加点とＶs印加点との間に直列
接続された２個のデイプレツシヨン型のMOSト
ランジスタ１５，１６と、前記トランジスタ１ａ
〜５ａと同等のトランジスタ１ｂ〜５ｂからなる
負荷回路LOとから構成されている。すなわち、
この基準電位発生回路１４内にメモリセルM11〜
Ｍnoと同等のトランジスタＭbを設けることによ
つて、メモリセルM11〜Ｍnoのしきい電圧の変動
をキヤンセルするようにしている。
このような構成の記憶装置において、いま一つ
の行線R1と一つの列線COL1が選択されたとする
と、その交差点にあるメモリセルM11が選択され
る。この選別されたメモリセルM11の浮遊ゲート
が中性状態にあり、しきい電圧が低くなつていれ
ばこのメモリセルM11は導通し、列線COL1は放
電されてBa点は所定の低い電位となる。またこ
のメモリセルM11の浮遊ゲートに電子が注入され
ている、しきい電圧が高い状態にあればこのメモ
リセルM11は非導通となり、列線COL1はトラン
ジスタ１ａ，３ａによつて充電されてBa点は所
定の高い電位となる。このとき、センス増幅回路
SAの基準電位として上記Ba点の信号の振幅のほ
ぼ中間電位に設定されているBb点の電位が与え
られているため、センス増幅回路SAは両電位を
比較することによつてデータを検出し、この検出
データを出力バツフアへ出力する。
の行線R1と一つの列線COL1が選択されたとする
と、その交差点にあるメモリセルM11が選択され
る。この選別されたメモリセルM11の浮遊ゲート
が中性状態にあり、しきい電圧が低くなつていれ
ばこのメモリセルM11は導通し、列線COL1は放
電されてBa点は所定の低い電位となる。またこ
のメモリセルM11の浮遊ゲートに電子が注入され
ている、しきい電圧が高い状態にあればこのメモ
リセルM11は非導通となり、列線COL1はトラン
ジスタ１ａ，３ａによつて充電されてBa点は所
定の高い電位となる。このとき、センス増幅回路
SAの基準電位として上記Ba点の信号の振幅のほ
ぼ中間電位に設定されているBb点の電位が与え
られているため、センス増幅回路SAは両電位を
比較することによつてデータを検出し、この検出
データを出力バツフアへ出力する。
ところで上記従来の記憶装置では、センス増幅
回路SAに与える基準電位を作るために、基準電
位発生回路１４内のトランジスタＭbの制御ゲー
トにＶcよりも低いバイアスを与えている。この
ためメモリセルM11〜Ｍnoよりもこのトランジス
タＭbの方が、より五極管動作に近い状態で動作
することになる。実際にはトランジスタＭbの制
御ゲートは約3V、そのドレインは2V〜3Vで使用
されているため、このトランジスタＭbは五極管
動作することになる。なお、ここでいう五極管動
作および三極管動作とは、MOSトランジスタの
ゲート電圧をＶG、ドレイン電圧をＶD、ソース電
圧をＶs、しきい電圧をＶTHとすると、次のの
バイアス状態での動作を五極管動といい、また
のバイアス状態での動作を三極管動作という。
回路SAに与える基準電位を作るために、基準電
位発生回路１４内のトランジスタＭbの制御ゲー
トにＶcよりも低いバイアスを与えている。この
ためメモリセルM11〜Ｍnoよりもこのトランジス
タＭbの方が、より五極管動作に近い状態で動作
することになる。実際にはトランジスタＭbの制
御ゲートは約3V、そのドレインは2V〜3Vで使用
されているため、このトランジスタＭbは五極管
動作することになる。なお、ここでいう五極管動
作および三極管動作とは、MOSトランジスタの
ゲート電圧をＶG、ドレイン電圧をＶD、ソース電
圧をＶs、しきい電圧をＶTHとすると、次のの
バイアス状態での動作を五極管動といい、また
のバイアス状態での動作を三極管動作という。
ＶG−ＶTH−Ｖs＜ＶD−Ｖs
ＶG−ＶTH−Ｖs＜ＶD−Ｖs
上記トランジスタＭbが五極管動作をするため
に、時間の経過とともにこのトランジスタＭbの
浮遊ゲートに電子が順次蓄積され、この結果基準
電位となるBb点の電位が上昇し、メモリセルM11
〜Ｍnoからのデータ読み出し速度が変わつたり、
誤まつたデータが検出されたりして、信頼性が低
くなるという欠点がある。
に、時間の経過とともにこのトランジスタＭbの
浮遊ゲートに電子が順次蓄積され、この結果基準
電位となるBb点の電位が上昇し、メモリセルM11
〜Ｍnoからのデータ読み出し速度が変わつたり、
誤まつたデータが検出されたりして、信頼性が低
くなるという欠点がある。
この発明は上記のような事情を考慮してなされ
たもので、その目的は、基準電位発生手段内のメ
モリセルと等価なトランジスタが常に三極管動作
するようにバイアスを設定することによつて、信
頼性の高い不揮発性半導体記憶装置を提供するこ
とにある。
たもので、その目的は、基準電位発生手段内のメ
モリセルと等価なトランジスタが常に三極管動作
するようにバイアスを設定することによつて、信
頼性の高い不揮発性半導体記憶装置を提供するこ
とにある。
以下図面を参照してこの発明の一実施例を説明
する。
する。
第２図ないし第５図はそれぞれこの発明の異な
る実施例の構成図であり、前記基準電位発生回路
１４のみが示めされている。すなわち、この発明
は、前記メモリセルM11〜Ｍnoと同等のトランジ
スタＭbが常に三極管動作するようにそのバイア
スを設定するとともに、前記センス増幅回路SA
に基準電位として与えられるBb点の電位を、前
記メモリセルM11〜Ｍnoから「１」，「０」のデー
タが読み出されるときのBa点の信号の振幅のほ
ぼ中間電位に設定するようにしたものである。
る実施例の構成図であり、前記基準電位発生回路
１４のみが示めされている。すなわち、この発明
は、前記メモリセルM11〜Ｍnoと同等のトランジ
スタＭbが常に三極管動作するようにそのバイア
スを設定するとともに、前記センス増幅回路SA
に基準電位として与えられるBb点の電位を、前
記メモリセルM11〜Ｍnoから「１」，「０」のデー
タが読み出されるときのBa点の信号の振幅のほ
ぼ中間電位に設定するようにしたものである。
第２図の実施例装置では、トランジスタＭbの
制御ゲート電位をＶcよりも低い電位に設定する
代りに、Ｖcに設定しかつこのトランジスタＭbと
Ab点との間に接続されている前記列選択用トラ
ンジスタG1〜Ｇoと等価なトランジスタＧbのゲー
ト電位を、Ｖc印加点とＶs印加点との間に直列接
続された２個のデイプレツシヨン型のMOSトラ
ンジスタ１７，１８によつて得られるＶcよりも
低い電位に設定するようにしたものである。
制御ゲート電位をＶcよりも低い電位に設定する
代りに、Ｖcに設定しかつこのトランジスタＭbと
Ab点との間に接続されている前記列選択用トラ
ンジスタG1〜Ｇoと等価なトランジスタＧbのゲー
ト電位を、Ｖc印加点とＶs印加点との間に直列接
続された２個のデイプレツシヨン型のMOSトラ
ンジスタ１７，１８によつて得られるＶcよりも
低い電位に設定するようにしたものである。
このような構成とすれば、Bb点の電位はBa点
の信号の振幅のほぼ中間電位に設定することがで
き、しかもトランジスタＭbのドレイン電位は制
御ゲート電位よりも十分に低くなるためにそのバ
イアス状態によりトランジスタＭbは完全に三極
管動作となる。
の信号の振幅のほぼ中間電位に設定することがで
き、しかもトランジスタＭbのドレイン電位は制
御ゲート電位よりも十分に低くなるためにそのバ
イアス状態によりトランジスタＭbは完全に三極
管動作となる。
なお、この実施例では２個のトランジスタ１
７，１８の代りに抵抗素子を用いてもよい。
７，１８の代りに抵抗素子を用いてもよい。
第３図の実施例装置では、トランジスタＭbの
制御ゲート電位およびトランジスタＧbのゲート
電位はともにＶcに設定し、トランジスタ１ｂ，
２ｂのゲート電位を従来のものよりも低く設定す
るようにしたものである。このために、Ｖc印加
点とＶs印加点との間には、ゲートがともにＶc印
加点に接続されそのgm比が従来とは異なつて設
定されている２個のエンハンスメント型のMOS
トランジスタ１９，２０が直列接続され、この直
列接続点の電位がトランジスタ１ｂ，２ｂのゲー
トに並列的に与えられる。
制御ゲート電位およびトランジスタＧbのゲート
電位はともにＶcに設定し、トランジスタ１ｂ，
２ｂのゲート電位を従来のものよりも低く設定す
るようにしたものである。このために、Ｖc印加
点とＶs印加点との間には、ゲートがともにＶc印
加点に接続されそのgm比が従来とは異なつて設
定されている２個のエンハンスメント型のMOS
トランジスタ１９，２０が直列接続され、この直
列接続点の電位がトランジスタ１ｂ，２ｂのゲー
トに並列的に与えられる。
このような構成とすればトランジスタ２ｂおよ
び１ｂの導通抵抗が上昇して、トランジスタＭb
の制御ゲート電位およびトランジスタＧbののゲ
ート電位をともにＶcに設定しているにもかかわ
らず、Bb点の電位をBa点の信号の振幅のほぼ中
間電位に設定することができる。また、この場合
にもトランジスタＭbのドレイン電位は制御ゲー
ト電位よりも十分に低くなるために、そのバイア
ス状態によりトランジスタＭbは完全に三極管動
作となる。
び１ｂの導通抵抗が上昇して、トランジスタＭb
の制御ゲート電位およびトランジスタＧbののゲ
ート電位をともにＶcに設定しているにもかかわ
らず、Bb点の電位をBa点の信号の振幅のほぼ中
間電位に設定することができる。また、この場合
にもトランジスタＭbのドレイン電位は制御ゲー
ト電位よりも十分に低くなるために、そのバイア
ス状態によりトランジスタＭbは完全に三極管動
作となる。
ところで上記第３図に示す実施例装置では、ト
ランジスタ１９，２０によつて得られる電位をト
ランジスタ１ｂ，２ｂのゲートに並列的に与えて
いるが、Bb点の電位を上記電位に設定するため
にはトランジスタ２ｂのゲート電位を低く設定す
るだけでよい。そこで第４図に示す実施例装置で
は、トランジスタ１ｂのゲートにはトランジスタ
４ｂ，５ｂによつて得られる電位を与えるように
したものである。
ランジスタ１９，２０によつて得られる電位をト
ランジスタ１ｂ，２ｂのゲートに並列的に与えて
いるが、Bb点の電位を上記電位に設定するため
にはトランジスタ２ｂのゲート電位を低く設定す
るだけでよい。そこで第４図に示す実施例装置で
は、トランジスタ１ｂのゲートにはトランジスタ
４ｂ，５ｂによつて得られる電位を与えるように
したものである。
第５図に示す実施例装置では、トランジスタＭ
bの制御ゲート電位およびトランジスタＧbのゲー
ト電位はともにＶcに設定し、トランジスタ３ｂ
の代りに、より導通抵抗の小さいエンハンスメン
ト型のMOSトランジスタ３ｃを設けるようにし
たものである。
bの制御ゲート電位およびトランジスタＧbのゲー
ト電位はともにＶcに設定し、トランジスタ３ｂ
の代りに、より導通抵抗の小さいエンハンスメン
ト型のMOSトランジスタ３ｃを設けるようにし
たものである。
このような構成にすればBa点の電位がトラン
ジスタ３ｂを用いた場合よりも高められるので、
Bb点の電位をBa点の信号の振幅のほぼ中間電位
に設定することができ、しかもトランジスタＭb
のドレイン電位は制御ゲート電位よりも十分に低
くなるために、そのバイアス状態によりトランジ
スタＭbは完全に三極管動作となる。
ジスタ３ｂを用いた場合よりも高められるので、
Bb点の電位をBa点の信号の振幅のほぼ中間電位
に設定することができ、しかもトランジスタＭb
のドレイン電位は制御ゲート電位よりも十分に低
くなるために、そのバイアス状態によりトランジ
スタＭbは完全に三極管動作となる。
このように第２図ないし第５図に示す実施例装
置では、基準電位発生回路１４内のメモリセル
M11〜Ｍnoと等価なトランジスタＭbが常に三極管
動作するようにそのバイアスを設定するようにし
たので、このトランジスタＭbの浮遊ゲートに電
子の注入は起こらず、基準電位となるBb点の電
位が従来のように順次上昇することはない。すな
わち、Bb点の電位はメモリセルM11〜Ｍnoのしき
い電圧が変動した場合にだけ、これをキヤンセル
するように変化するため、データの読み出し速度
は常に一定となりまた誤まつたデータが検出され
る恐れもなく、信頼性は高いものとなる。
置では、基準電位発生回路１４内のメモリセル
M11〜Ｍnoと等価なトランジスタＭbが常に三極管
動作するようにそのバイアスを設定するようにし
たので、このトランジスタＭbの浮遊ゲートに電
子の注入は起こらず、基準電位となるBb点の電
位が従来のように順次上昇することはない。すな
わち、Bb点の電位はメモリセルM11〜Ｍnoのしき
い電圧が変動した場合にだけ、これをキヤンセル
するように変化するため、データの読み出し速度
は常に一定となりまた誤まつたデータが検出され
る恐れもなく、信頼性は高いものとなる。
以上説明したようにこの発明によれば、基準電
位発生手段内のメモリセルと等価なトランジスタ
が常に三極管動作するようにバイアスを設定した
ので、信頼性の高い不揮発性半導体記憶装置を提
供することができる。
位発生手段内のメモリセルと等価なトランジスタ
が常に三極管動作するようにバイアスを設定した
ので、信頼性の高い不揮発性半導体記憶装置を提
供することができる。
第１図は従来の不揮発性半導体記憶装置の構成
図、第２図ないし第５図はそれぞれこの発明の異
なる実施例の構成図である。 R1〜Ｒn……行線、C1〜Ｃo……列選択線、
COL1〜COLo……列線、M11〜Ｍno……メモリセ
ル、LO……負荷回路、SA……センス増幅回路、
Ｍb……メモリセルと同等の二重ゲート型のMOS
トランジスタ、１７，１８……デイプレツシヨン
型のMOSトランジスタ、１９，２０……エンハ
ンスメント型のMOSトランジスタ、３ｃ……エ
ンハンスメント型のMOSトランジスタ。
図、第２図ないし第５図はそれぞれこの発明の異
なる実施例の構成図である。 R1〜Ｒn……行線、C1〜Ｃo……列選択線、
COL1〜COLo……列線、M11〜Ｍno……メモリセ
ル、LO……負荷回路、SA……センス増幅回路、
Ｍb……メモリセルと同等の二重ゲート型のMOS
トランジスタ、１７，１８……デイプレツシヨン
型のMOSトランジスタ、１９，２０……エンハ
ンスメント型のMOSトランジスタ、３ｃ……エ
ンハンスメント型のMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 行線と、この行線によつて選択的に駆動され
る浮遊ゲート構造を有するトランジスタからなる
メモリセルと、このメモリセルからのデータを受
ける列線と、列選択用トランジスタと、この列選
択用トランジスタを介して上記列線に接続される
負荷回路と、基準電位との比較により上記列線の
電位を検出するセンス増幅回路と、上記基準電位
を発生する基準電位発生手段とを具備し、上記基
準電位発生手段は上記メモリセルと等価なトラン
ジスタ及び上記列選択用トランジスタと等価なト
ランジスタ並びに上記負荷回路と等価な負荷手段
とから構成され、この列選択用トランジスタと等
価なトランジスタもしくは負荷回路と等価な負荷
手段を構成するトランジスタの少なくとも一つの
トランジスタの導通抵抗あるいは電圧バイアス条
件を上記列選択用トランジスタあるいは上記負荷
回路を構成するトランジスタとは異ならせて上記
基準電位を発生するように構成したことを特徴と
する不揮発性半導体記憶装置。 ２ 前記基準電位発生手段は、前記メモリセルと
等価なトランジスタが三極管動作するように前記
導通抵抗を決定するトランジスタの寸法もしくは
電圧バイアス条件が設定されている特許請求の範
囲第１項に記載の不揮発性半導体記憶装置。 ３ 前記基準電位発生手段内において列選択用ト
ランジスタと等価なトランジスタのゲート電位
を、列選択用トランジスタが選択されたときのゲ
ート電位よりも低い値に設定して、前記電圧バイ
アス条件を異ならせるようにした特許請求の範囲
第１項に記載の不揮発性半導体記憶装置。 ４ 前記負荷回路及び前記基準電位発生手段内の
負荷手段はそれぞれ、少なくともソース、ドレイ
ンの一方が前記列選択用トランジスタもしくはこ
れと等価なトランジスタに接続され、他方が電源
に接続された第１のトランジスタと、ソース、ド
レインの一方が前記列選択用トランジスタもしく
はこれと等価なトランジスタに接続され、他方が
第３のトランジスタを介して電源に接続された第
２のトランジスタとから構成されている特許請求
の範囲第１項に記載の不揮発性半導体記憶装置。 ５ 前記負荷手段内の第２のトランジスタのゲー
ト電位を、前記負荷回路内で対応する第２のトラ
ンジスタのゲート電位よりも低く設定することに
より前記電圧バイアス条件を異ならせるようにし
た特許請求の範囲第４項に記載の不揮発性半導体
記憶装置。 ６ 前記負荷手段内の第３のトランジスタの導通
抵抗を、前記負荷回路内で対応する第３のトラン
ジスタの導通抵抗よりも小さく設定するようにし
た特許請求の範囲第４項に記載の不揮発性半導体
記憶装置。 ７ 前記基準電位発生手段内の前記メモリセルと
等価なトランジスタのゲートが電源電位に設定さ
れている特許請求の範囲第６項に記載の不揮発性
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5792981A JPS57172592A (en) | 1981-04-17 | 1981-04-17 | Nonvolatile semiconductor storage device |
| GB8136789A GB2089612B (en) | 1980-12-12 | 1981-12-07 | Nonvolatile semiconductor memory device |
| US06/329,059 US4467457A (en) | 1980-12-12 | 1981-12-09 | Nonvolatile semiconductor memory device |
| DE19813148806 DE3148806A1 (de) | 1980-12-12 | 1981-12-10 | Nicht-fluechtiger halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5792981A JPS57172592A (en) | 1981-04-17 | 1981-04-17 | Nonvolatile semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172592A JPS57172592A (en) | 1982-10-23 |
| JPS6233676B2 true JPS6233676B2 (ja) | 1987-07-22 |
Family
ID=13069694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5792981A Granted JPS57172592A (en) | 1980-12-12 | 1981-04-17 | Nonvolatile semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172592A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998394A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体記憶装置 |
| US4899308A (en) * | 1986-12-11 | 1990-02-06 | Fairchild Semiconductor Corporation | High density ROM in a CMOS gate array |
| JP2560542B2 (ja) * | 1993-03-30 | 1996-12-04 | 日本電気株式会社 | 電圧電流変換回路 |
-
1981
- 1981-04-17 JP JP5792981A patent/JPS57172592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172592A (en) | 1982-10-23 |
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