JPS6233680B2 - - Google Patents
Info
- Publication number
- JPS6233680B2 JPS6233680B2 JP57188551A JP18855182A JPS6233680B2 JP S6233680 B2 JPS6233680 B2 JP S6233680B2 JP 57188551 A JP57188551 A JP 57188551A JP 18855182 A JP18855182 A JP 18855182A JP S6233680 B2 JPS6233680 B2 JP S6233680B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- write
- write pulse
- test
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はフローテイングゲート・アバランシ
エ・インジエクシヨンMOS（FAMOS）構造の紫
外線消去形プログラマブル読出し専用メモリ
（PROM）の試験方法に関するものである。
エ・インジエクシヨンMOS（FAMOS）構造の紫
外線消去形プログラマブル読出し専用メモリ
（PROM）の試験方法に関するものである。
FAMOSは一般にメモリセルがマトリクス状に
配置され、任意のアドレスを指定するアドレス信
号をアドレスデコーダでデコードし当該アドレス
線を選択駆動してデータの書き込みまたは記憶デ
ータの読み出しを行なうものであることは周知で
あるので、これ以上説明の要はないと考える。
配置され、任意のアドレスを指定するアドレス信
号をアドレスデコーダでデコードし当該アドレス
線を選択駆動してデータの書き込みまたは記憶デ
ータの読み出しを行なうものであることは周知で
あるので、これ以上説明の要はないと考える。
さて、このようなFAMOSの動作試験には、そ
のすべてのアドレスについて順次書き込みおよび
読み出しを行なう必要がある。そして確実に書き
込みができるためのFAMOSの規格書き込みパル
スの時間幅を50msecとすると、従来の動作試験
では各アドレスについて50msecの幅の書き込み
パルスを用いていた。従つて、書き込み試験時間
は、50msecとメモリサイズとの積となる。例え
ば、メモリ容量が8k×8bitの場合には約400秒も
かかることになり、FAMOSのメモリ容量の増大
に伴なつて、ますます長い試験時間が必要とな
る。かといつて、書き込み試験時間を短縮するた
めに、単純に一様に書き込みパルス幅を狭くする
と、良品であるべきFAMOSを不良と判定する可
能性がある。
のすべてのアドレスについて順次書き込みおよび
読み出しを行なう必要がある。そして確実に書き
込みができるためのFAMOSの規格書き込みパル
スの時間幅を50msecとすると、従来の動作試験
では各アドレスについて50msecの幅の書き込み
パルスを用いていた。従つて、書き込み試験時間
は、50msecとメモリサイズとの積となる。例え
ば、メモリ容量が8k×8bitの場合には約400秒も
かかることになり、FAMOSのメモリ容量の増大
に伴なつて、ますます長い試験時間が必要とな
る。かといつて、書き込み試験時間を短縮するた
めに、単純に一様に書き込みパルス幅を狭くする
と、良品であるべきFAMOSを不良と判定する可
能性がある。
この発明は以上のような点に鑑みてなされたも
ので、規格書き込みパルス幅以下のパルス幅の書
き込みパルスで各アドレス毎に必要回数書き込み
読み出しを行なうようにすることによつて、
FAMOSの書き込み試験時間を短縮する方法を提
案するものである。
ので、規格書き込みパルス幅以下のパルス幅の書
き込みパルスで各アドレス毎に必要回数書き込み
読み出しを行なうようにすることによつて、
FAMOSの書き込み試験時間を短縮する方法を提
案するものである。
図はFAMOSの製品別の書き込みパルス幅と所
要深さまで書き込まれるbit数との関係を概念的
に示す図で、製品間で曲線イ，ロのように異なる
のは勿論、１つの製品の内でもbit毎にバラツキ
があり原理的には正規分布を示す。そして規格書
き込みパルス幅（例えば50ms）ですべてのbitに
正確に書き込める製品は良品として出荷されるの
である。そして、図の分布曲線に示すように
50msec（規格値50msecの場合について説明す
る。）より十分短いパルス幅で書き込めるbitも数
多くある。この発明では以上の点に着目して、短
いパルス幅で各アドレスの書き込み試験を行な
い、それで書き込みが完了すれば、次のアドレス
の試験に移行する。短いパルス幅での１回の書き
込み操作で書き込みが不十分のときは複数回の書
き込み操作を行ない、当該アドレスについての書
き込みパルス幅の累計が50msecに達するまでに
書き込みが完了すれば、更に次のアドレスの試験
に移行する。このようにしてFAMOSの全アドレ
スについて書き込みを完了できれば、その製品は
良品とする。万一、書き込みパルス幅の累計が
50msecに達するまで繰返しも、書き込みが不十
分のセルが存在する場合には不合格品とする。
要深さまで書き込まれるbit数との関係を概念的
に示す図で、製品間で曲線イ，ロのように異なる
のは勿論、１つの製品の内でもbit毎にバラツキ
があり原理的には正規分布を示す。そして規格書
き込みパルス幅（例えば50ms）ですべてのbitに
正確に書き込める製品は良品として出荷されるの
である。そして、図の分布曲線に示すように
50msec（規格値50msecの場合について説明す
る。）より十分短いパルス幅で書き込めるbitも数
多くある。この発明では以上の点に着目して、短
いパルス幅で各アドレスの書き込み試験を行な
い、それで書き込みが完了すれば、次のアドレス
の試験に移行する。短いパルス幅での１回の書き
込み操作で書き込みが不十分のときは複数回の書
き込み操作を行ない、当該アドレスについての書
き込みパルス幅の累計が50msecに達するまでに
書き込みが完了すれば、更に次のアドレスの試験
に移行する。このようにしてFAMOSの全アドレ
スについて書き込みを完了できれば、その製品は
良品とする。万一、書き込みパルス幅の累計が
50msecに達するまで繰返しも、書き込みが不十
分のセルが存在する場合には不合格品とする。
このように、することによつて、全アドレスに
ついてそれぞれ50msecのパルス幅で書き込み試
験を行なつていた従来の方法よりも大幅に所要時
間を短縮できることは容易に理解できるであろ
う。
ついてそれぞれ50msecのパルス幅で書き込み試
験を行なつていた従来の方法よりも大幅に所要時
間を短縮できることは容易に理解できるであろ
う。
以上説明したようにこの発明では各アドレスに
ついて規格書き込みパルス幅以下のパルス幅の書
き込みパルスを用いて、そのパルス幅の累計が上
記規格書き込みパルス幅に達するまでの範囲で正
常の書き込みが行なわれるまで、繰返し書き込み
試験を行なうようにしたので、試験所要時間を大
幅に短縮できる。
ついて規格書き込みパルス幅以下のパルス幅の書
き込みパルスを用いて、そのパルス幅の累計が上
記規格書き込みパルス幅に達するまでの範囲で正
常の書き込みが行なわれるまで、繰返し書き込み
試験を行なうようにしたので、試験所要時間を大
幅に短縮できる。
図はFAMOSの製品別の書き込みパルス幅と所
要深さまで書き込まれるビツト数との関係を概念
的に示す図である。
要深さまで書き込まれるビツト数との関係を概念
的に示す図である。
Claims (1)
- １ 所定の規格書き込みパルス幅を有する複数個
のメモリ素子から構成され各アドレス毎に書き込
みおよび読み出しが行なわれるようになされた紫
外線消去形プログラマブル読み出し専用メモリ装
置の書き込み試験に際して、上記各アドレス毎に
上記規格書き込みパルス幅以下のパルス幅の書き
込みパルスを用いて、この書き込みパルス幅の累
計が上記規格書き込みパルス幅に達するまでの範
囲で正常の書き込みが行なわれるまで繰返し書き
込み試験を行なうことを特徴とする紫外線消去形
プログラマブル読出し専用メモリ装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188551A JPS5977366A (ja) | 1982-10-25 | 1982-10-25 | 紫外線消去形プログラマブル読出し専用メモリ装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188551A JPS5977366A (ja) | 1982-10-25 | 1982-10-25 | 紫外線消去形プログラマブル読出し専用メモリ装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977366A JPS5977366A (ja) | 1984-05-02 |
| JPS6233680B2 true JPS6233680B2 (ja) | 1987-07-22 |
Family
ID=16225672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188551A Granted JPS5977366A (ja) | 1982-10-25 | 1982-10-25 | 紫外線消去形プログラマブル読出し専用メモリ装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977366A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577120Y2 (ja) * | 1993-04-15 | 1998-07-23 | 株式会社アドバンテスト | 過剰パルス印加の禁止回路 |
| JP2010080006A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 磁気メモリの試験方法および試験装置 |
-
1982
- 1982-10-25 JP JP57188551A patent/JPS5977366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977366A (ja) | 1984-05-02 |
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