JPS6234413A - Josephson master flip-flop - Google Patents
Josephson master flip-flopInfo
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はジョセフソンマスターフリップフロップに係り
、特にＡＣ駆動ジョセフソンＬＳｉに適用して好適な動
作マージンの広いジョセフソンマスタースリップフロッ
プに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a Josephson master flip-flop, and particularly to a Josephson master slip-flop with a wide operating margin suitable for application to an AC-driven Josephson LSi.
ＡＣ駆動ジョセフソン論理回路で用いられるフリップフ
ロップの代表的なものが例えば、「アイイーイーイージ
ャーナルオブエスエスシーボルエスシー−１７ナンバー
シックス
（Ｉ Ｅ Ｅ Ｅ 、 Ｊ ｏｕｒｎａｌ、
ｏｆ ｇｌｏｉｄ ５ｔａｔｅ ｃｉｒｃｕ
ｉｔｓ。A typical type of flip-flop used in an AC-driven Josephson logic circuit is, for example, "IEE Journal of SSC-17 Number Six (IEE, Journal,
of gloid 5tate circu
Its.
Ｖｏｌ、ＳＣ１７，Ｎｏ、６） １９８２年１２月」
に報じられている。Vol, SC17, No. 6) December 1982”
It is reported that.
同文献Ｆｉｇ、２に記載されているマスターフリップフ
ロップの構造をｌＢ１Ｂ１転輪転載、同図で１０１．１
０２はＯＲゲート、１０３は２人力ＡＮＤゲート、１０
４は書込ゲートである。The structure of the master flip-flop described in Fig. 2 of the same document is reproduced with lB1B1 rollers, and the figure is 101.1.
02 is an OR gate, 103 is a two-man AND gate, 10
4 is a write gate.
１１１は書込イネーブル人力Ｎｗ）、１１２はデータ入
力（ＩＤ）、１１３はＡＣ電源（ＶＡＣ）。111 is a write enable manual input (Nw), 112 is a data input (ID), and 113 is an AC power supply (VAC).
１１４は書込ゲートへの駆動入力（Ｉ ｃｌ）、１２１
は負荷抵抗、１２２，１２３は結合抵抗、１２４゜１２
５は給電抵抗（ＲＰ）、１０７は永久電流１１５（Ｉｔ
、）が蓄積されるストレージループである。■、はマス
ターフリップフロップの出力電流としての意味を持つ。114 is the drive input to the write gate (I cl), 121
is the load resistance, 122 and 123 are the coupling resistances, 124°12
5 is the power supply resistance (RP), 107 is the persistent current 115 (It
, ) are stored in the storage loop. ■ has a meaning as the output current of the master flip-flop.
書込ゲート１０４に並列に配せられた抵抗１２６はダン
ピング抵抗である。Resistor 126 placed in parallel with write gate 104 is a damping resistor.
書込ゲート１０４の臨界電流工。は書込イネーブル入力
Ｉｗの関数Ｉｍ（ＩＷ）として同文献のＦｉｇ、６ （
ｂ）に示されている。これを第２図に転載する。ストレ
ージループに゛１′書込を行う場合、駆動電流工、の全
てがＩＬに転送されるわけではなく、若干量が書込ゲー
ト１０４のゲート電流として残留する。この残留量は定
常的には量子化されており、Ｉ□（ＩＷ）以下の値であ
る。Critical current flow of write gate 104. is the function Im(IW) of the write enable input Iw as shown in Fig. 6 (
b). This is reproduced in Figure 2. When writing "1" to the storage loop, not all of the drive current is transferred to the IL, and some amount remains as the gate current of the write gate 104. This residual amount is constantly quantized and has a value equal to or less than I□(IW).
ストレージループ１０７に′ｌ′書込を行う場合書込イ
ネーブル入力■７は閾値時性の谷間（第２図２０１の領
域）に設定するので書込ゲート１０４の残留ゲート電流
は同図Ｉ ＦＬＯＯＲ（＝谷間の高さ）以下の値となる
。すなわち、゛１′書込時のストレージループ出力ＩＬ
１はＩＬ１＝（Ｉ ａ Ｉ ＦＬＯＯＲ）以下Ｉｄ以
下の不定の値、となる。一方、 ′０′書込時にはＩ
ＦＬＯＯＲ以下の値がストレージループに残留するので
、 ′０・書込時のストレージループ出力ＩＬＯは
Ｉ Ｌ Ｏ＝Ｉ ＦＬＯＯＲ以下の不定の値となる。When writing 'l' to the storage loop 107, the write enable input 7 is set to the valley of the threshold temporality (region 201 in Figure 2), so the residual gate current of the write gate 104 is I FLOOR ( = valley height) or less. In other words, the storage loop output IL when writing '1'
1 is an undefined value that is less than or equal to IL1=(I a I FLOOR) and less than or equal to Id. On the other hand, when writing '0', I
Since a value less than or equal to FLOOR remains in the storage loop, the storage loop output ILO at the time of '0.write becomes an undefined value less than or equal to ILO=IFLOOR.
すなわち＃ＯＪ、１１′の出力振幅差を拡げるには閾値
曲線のＩ ＦＬＯＯＲを小さくとらなくてはならない。That is, in order to widen the output amplitude difference between #OJ and 11', I FLOOR of the threshold curve must be made small.
Ｉ ｖｒｂｏｏＲ／ Ｉ ｍ （０）の比を小さくする
には書込ゲート１０２のＬＩｍ積を小さくとらなくては
ならない、しかし入力電流工、に対する感度の点からし
にも下限がある。このためＩ ＦＬＯＯＲを小さくする
にも限度がある。In order to reduce the ratio of I vrbooR/I m (0), the LIm product of write gate 102 must be made small, but there is a lower limit in terms of sensitivity to input current. Therefore, there is a limit to how small I FLOOR can be made.
本発明の目的は０′ レベルの出力電流値が従来よりも
小さくなるような構造のストレージループを提供し、も
ってフリッププロップ全体の動作の安定性を強化するこ
とにある。An object of the present invention is to provide a storage loop having a structure in which the output current value at the 0' level is smaller than that of the conventional storage loop, thereby enhancing the stability of the overall operation of the flip-flop.
従来はストレージループの中には１つの書込ゲートしか
含まれていなかった。すなわち１つのジョセフソンデバ
イスとインダクタンスでストレージループが構成されて
いた。そしてこの唯一の書込ゲートには駆動人カニ、と
書込イネーブル入カニ、が与えられており、駆動入力１
．ｉと書込イネーブルエ、がオン状態の時にストレージ
ループに１′が書込まれ、駆動人力Ｉｄがオフで書込イ
ネーブル■ッがオンの時に０′が書込れていた。Previously, a storage loop included only one write gate. In other words, a storage loop was composed of one Josephson device and an inductance. And this only write gate is given a driver input and a write enable input, and the drive input 1
．． 1' was written to the storage loop when i and write enable Id were on, and 0' was written when drive manual Id was off and write enable Id was on.
本発明ではストレージループの中に２つの書込ゲートが
含まれる。すなわち２つのジョセフソンデバイスとイン
ダクタンスでストレージループが構成されている。２つ
目の書込ゲートへの駆動入力、書込イネーブル入力を１
つ目の書込みゲートのものと区別するために夫々Ｉｄ’
ｔＩ％％７′とすると、Ｉ ｄ＋ Ｉ ｗｅ Ｉ
ｃｌ’ ｐ Ｉ ｗ’の全てがオン状態になる時にス
トレージループに０′ が書込まれ、一方の駆動入カニ
４．書込イネーブルエいはオンであるが、他方の駆動入
カニ、′、書込イネーブルＩＷ′はオフである時に１′
が書込れるようにするものである。In the present invention, two write gates are included in the storage loop. In other words, a storage loop is composed of two Josephson devices and an inductance. Drive input to the second write gate, write enable input to 1
To distinguish from the second write gate, each Id'
If tI%%7', I d+ I we I
0' is written to the storage loop when all of cl' p I w' are in the on state, and one drive input crab 4. When the write enable IW is on but the other drive input, ', and the write enable IW' are off, it becomes 1'.
is written.
以下本発明の詳細な説明する。第３図は本発明に係るス
トレージループとその周辺の書込ゲート駆動電流、書込
イネーブル入力発生回路までを含めたマスターフリップ
フロップの構成を示す。The present invention will be explained in detail below. FIG. 3 shows the configuration of a master flip-flop including a storage loop, peripheral write gate drive current, and write enable input generation circuit according to the present invention.
同図でＯＲゲート３０１〜３０５および書込ゲート３０
６，３０７は第４図（ｂ）にその構造を示すような３接
合ジョセフソン磁気量子干渉計のＯＲゲートである。第
４図（ｂ）において４０１・は分流抵抗、４０２，４０
３はインダクタンス、４０４はダンピング抵抗、４０５
〜４０７はジョセフソン接合である。４０２と４０３は
磁気的に相互に結合している。なお書込ゲート３０６゜
３０７ではＯＲゲート３０１〜３０５に比シテインダク
タンス４０３のインダクタンス値が概ね１／２に設定さ
れる。第４図（ａ）は５第４図（ｂ）の３接合ジョセフ
ソン磁気量子干渉計を符号で示したもので、端子番号ａ
−ｅが、第４図（ｂ）の端子金Ｊｉｆａ−ｅに対応して
いる。第３図’ｔ’３１２゜３１３は第５図（ｂ）に構
造を示す抵抗接合型のＡＮＤゲートである。同図で５０
１，５０２は抵抗、５０３，５０４はジョセフソン接合
である。In the same figure, OR gates 301 to 305 and write gate 30
6,307 is an OR gate of a three-junction Josephson magnetic quantum interferometer whose structure is shown in FIG. 4(b). In Fig. 4(b), 401 is a shunt resistance, 402, 40
3 is inductance, 404 is damping resistance, 405
~407 is a Josephson junction. 402 and 403 are magnetically coupled to each other. Note that in the write gates 306 and 307, the inductance value of the specific inductance 403 in the OR gates 301 to 305 is set to approximately 1/2. Figure 4(a) shows the three-junction Josephson magnetic quantum interferometer shown in Figure 4(b) with the terminal number a.
-e corresponds to the terminal metal Jifa-e in FIG. 4(b). 312 and 313 in FIG. 3 are resistance junction type AND gates whose structure is shown in FIG. 5(b). 50 in the same figure
1,502 is a resistor, and 503, 504 is a Josephson junction.
第５図（ａ）は、第５図（ｂ）のＡＮＤゲートを符号で
示したもので、端子番号ａ −ｃが、第５図（ｂ）の端
子番号ａ−ｃに対応している。再び第３図で３２１，３
２２はデバイス間の結合抵抗、３２３は負荷抵抗、３２
４はダンピング抵抗である。２つの書込ゲート３０６．
３０７は基準電圧端（第４図（ｂ）におけるｂ端子）が
接合され、夫々の出力端（第４図（ｂ）におけるｅ端子
）とインダクタンス３３１とを接続して形成した超電導
ループがストレージループとよばれる部分であり、ここ
にＡＣ＠源サイすル間で保持されるべきデータが永久電
流ＩＬの形で蓄えられる。ＯＲゲート３０１は書込ゲー
ト３０６の入力端（第４図（ｂ）のｃ、ｄ端子）に書込
イネーブル入力Ｉ ｗ ｉｃ １を与える。ＯＲゲート
３０２，３０３およびＡＮＤゲート３１１は書込ゲート
３０７に書込イネーブル入力Ｉ ｗ Ｅ ２を与える。FIG. 5(a) shows the AND gate of FIG. 5(b) using symbols, and terminal numbers ac correspond to terminal numbers ac of FIG. 5(b). 321,3 again in Figure 3
22 is a coupling resistance between devices, 323 is a load resistance, 32
4 is a damping resistance. Two write gates 306.
Reference voltage terminal 307 (b terminal in Fig. 4(b)) is connected, and the superconducting loop formed by connecting each output terminal (e terminal in Fig. 4(b)) and inductance 331 is a storage loop. The data to be maintained between the AC@source circuits is stored here in the form of persistent current IL. The OR gate 301 provides a write enable input I w ic 1 to the input terminals of the write gate 306 (terminals c and d in FIG. 4(b)). OR gates 302, 303 and AND gate 311 provide write enable input I w E 2 to write gate 307 .
Ｉ ｗ Ｅ□が発生すると同時にＯＲゲート３０４がス
イッチし、ＯＲゲート３０４の出力がＡＮＤゲート３１
２で増幅されて書込ゲート３０６の電源端子（Ｗ５４図
（ｂ）のａ端子）への駆動入力Ｉ０１がオンになる。At the same time that I w E□ occurs, the OR gate 304 switches, and the output of the OR gate 304 becomes the
2, and the drive input I01 to the power supply terminal of the write gate 306 (terminal a in FIG. 54(b)) is turned on.
一方、ＩｗＥ２が発生すると同時にＯＲゲート３０５が
スイッチし、ＯＲゲート３０５の出力がＡＮＤゲート３
１３で増幅され書込ゲート３０７の駆動入力Ｉ。２がオ
ンになる。ストレージループへの書込動作の基本的な入
力順序を以下に述べる。まず１′ を書込む場合、書込
ゲート３０６に駆動人力ＩＧ工をオンにした状態で書込
イネーブル入力ＩｗｌＥ工をオンにする。書込イネーブ
ル３０７に対しては駆動人力■。２．書込イネーブルＩ
ｗ ２ともオフにする。こうするとインダクタンス３
３１にはほぼＩ ｏ ｌ −Ｉ ＦＬＯＯＲ（Ｉ ＰＬ
ＯＯＲは第２図参照）の値が書込まれ、電源電圧ｖ８を
取去ってもこの値は保存される。次にｔ Ｏ′ を書
込む場合駆動入力ＩＧｌ＊ＩＧ２杏込イネーブルＩ Ｗ
Ｅ□、Ｉｗｇ２の全てをオンにする。こうすると書込
ゲート３０６，３０７は同じバイアス状態におかれイン
ダクタンス３３１には電流が流れない。この状態はＡＣ
電源ｖ８を取り去っても持続する。駆動人力Ｉ。！＋Ｉ
Ｏ！および書込入力Ｉ Ｗ ｉｃｍｐＩｗｘａはタイミ
ング信号Ｉｗ及び前段からのデータ入力（補信号）■。On the other hand, at the same time as IwE2 is generated, the OR gate 305 switches, and the output of the OR gate 305 becomes the AND gate 3.
13 and the drive input I of the write gate 307. 2 is turned on. The basic input order for write operations to the storage loop will be described below. First, when writing 1', the write enable input IwlE is turned on while the manual IG input to the write gate 306 is turned on. For write enable 307, manual drive ■. 2. Write enable I
w Turn both 2 off. In this way, inductance 3
31 has almost I o l - I FLOOR (I PL
The value OOR (see FIG. 2) is written, and this value is saved even if the power supply voltage v8 is removed. Next, when writing t O', drive input IGl*IG2 execution enable I W
Turn on all E□ and Iwg2. This causes write gates 306 and 307 to be in the same bias state, and no current flows through inductance 331. This state is AC
It persists even if the power supply v8 is removed. Drive human power I. ! +I
O! and the write input I W icmp Iwxa is the timing signal Iw and the data input (complementary signal) from the previous stage.
からＯＲゲート３０１〜３０５、ＡＮＤゲート３１１〜
３１３を用いて生成される。タイミング信号工いはＡＣ
電源の全てのサイクルにおいて、電源電圧ｖＥｌの立上
り後一定時間の遅延を経てオンになる。この遅延はスト
レージループのデータをスレーブフリップフロップが読
み出すための時間である。タイミング信号Ｉｗが発生す
ると直ちにＩ ｗ Ｅ□とＩｏｌが発生する。さらに当
該サイクルにおいてデータ入力ＩＣがオンになるとＡＮ
Ｄ回路３１１がオン状態になり書込入力Ｉ Ｗ ｉｃｍ
と駆動入力ＩＧ２が発生する。データ入力ＩＣがオンに
ならなければ書込入力Ｉ Ｗ Ｅ ２と駆動入力ＩＯ２
はオフのままである。すなわちデータ人力Ｉ０がオフの
時には書込ゲート３０６のみがスイッチしストレージル
ープに１１７ 書込がなされる。データ入力ＩＣがオン
の時には書込ゲート３０６，３０７の両方がスイッチし
′０′書込がなされる。書込れたデータはＡＣｆ！！源
ＶＢが取除かれても保存される。From OR gates 301 to 305, AND gates 311 to
313. Timing signal engineer is AC
In every cycle of the power supply, the power supply is turned on after a certain time delay after the rise of the power supply voltage vEl. This delay is the time for the slave flip-flop to read the data in the storage loop. Immediately after the timing signal Iw is generated, I w E□ and Iol are generated. Furthermore, when the data input IC is turned on in the relevant cycle, the AN
D circuit 311 is turned on and write input I W icm
and drive input IG2 are generated. If the data input IC is not turned on, write input I W E 2 and drive input IO 2
remains off. That is, when the data input I0 is off, only the write gate 306 is switched and 117 writes are performed in the storage loop. When the data input IC is on, both write gates 306 and 307 are switched and a '0' write is performed. The written data is ACf! ! It is preserved even if the source VB is removed.
すなわち、本発明の本質的に他と異なる部分は第２の書
込ゲート３０７の存在である。第３図で破線で囲んだ部
分（ＯＲゲート３０２，３０３゜３０５、ＡＮＤゲー）
−３１３，書込ゲート３０７、抵抗３２０，３２１，３
２２を含む）は書込ゲート３０７に伴い派生的に新設さ
れたものであり、第３図に記した以外の構成法も可能で
ある。第６図には第３図の回路の動作のシミュレーショ
ン結果を示す、ＡＣＣ電源、の３つのサイクルにおいて
Ｉ Ｃ＝’Ｏ’ ｓ ’１’ ＊ ’Ｏ’でありそ
れに対応してストレージループ出カニ、はｌＩｐ、ｇｏ
″。That is, the essentially different part of the present invention is the presence of the second write gate 307. The part surrounded by the broken line in Figure 3 (OR gates 302, 303° 305, AND game)
-313, write gate 307, resistor 320, 321, 3
22) are newly added as a derivative of the write gate 307, and configuration methods other than those shown in FIG. 3 are also possible. FIG. 6 shows the simulation results of the operation of the circuit in FIG. 3. In three cycles of the ACC power supply, I C = 'O' s '1' * 'O', and the storage loop output voltage is correspondingly , is lIp, go
″.
１′ に変化している。そして、その値はＡＣ電源ｖｓ
の切替り部分の時間帯でも正常に継続している。1′. And that value is AC power supply vs.
It continues normally even during the switching period.
下表は、本シュミレーションに用いた素子の値を示すも
のである。The table below shows the values of the elements used in this simulation.
第７図にはこのようなマスターフリップフロップをスレ
ーブブリッププロップと組合せて用いる結合法を示す。FIG. 7 shows a coupling method using such a master flip-flop in combination with a slave flip-flop.
同図において７０１は本発明によるところのマスターブ
リッププロップであり、７０２はその出力部のストレー
ジループである。In the figure, 701 is a master blip-prop according to the present invention, and 702 is a storage loop at its output section.
７０３はスレーブフリップフロップである。スレーブプ
リッププロップはＡＣＩ！源の立上りの部分でストレー
ジループのデータを読出し、その内容に応じてＴ （Ｘ
）またはＣ（補）の出力を発生する回路で、前述の文献
に詳細な記載がある。703 is a slave flip-flop. Slave prep prop is ACI! The storage loop data is read at the rising edge of the source, and T (X
) or C (complementary) output, and is described in detail in the above-mentioned literature.
７０４は２人力ＯＲゲートでスレーブフリップフロップ
の出力データが確定した時点で７０１にタイミング信号
Ｉｗを送出する役割を有するものである。７０５，７０
６はブリップフロップ間に存在する一般の組合せ回路網
である。本回路網７０５の出力の一部が７０１へのＩＣ
入力となる。Reference numeral 704 is a two-man OR gate having the role of sending a timing signal Iw to 701 when the output data of the slave flip-flop is determined. 705,70
6 is a general combinational network existing between flip-flops. A part of the output of this circuit network 705 is sent to IC 701.
It becomes input.
以上説明したごとく本発明によれば′０′ レベルの出
力電流値が非常に小さいマスターフリッププロップを提
供でき、もってスレーブフリップフロップでの読出しマ
ージンを広げることができ、フリップフロップ全体の動
作マージンを広げることができる。As explained above, according to the present invention, it is possible to provide a master flip-flop with a very small output current value at the '0' level, thereby widening the read margin of the slave flip-flop, thereby widening the operating margin of the entire flip-flop. be able to.
第１図はストレージループの構造の概略を示す図、ｆ！
５２図は書込ゲートの閾値曲線を示す図、第３図は本発
明によるマスターフリップフロップの実施例を示す図、
第４図Ｃａ）は３接合磁気量子干渉型回路の符号を示す
図、第４１ｍ１ （ｂ）は３接合磁気量干渉型回路の構
成を示す図、第５図（、）は抵抗接合型ＡＮＤゲートの
符号を示す図、第５図（ｂ）はそのＡＮＤゲートの構成
を示す図、ｆ！５６図はマスターフリップフロップでの
動作シミュレーション結果を示す図、第７図はマスター
フリップフロップのスレーブフリップフロップとの結合
の方法を示す説明図である。
符号の説明
３０１〜３０７・・・ジョセフソン３接合磁気量子干渉
計、３１２，３１３・・・抵抗結合型ＡＮＤゲート、３
２１〜３２４・・・抵抗、３３１・・・インダクタンス
。FIG. 1 is a diagram showing an outline of the structure of a storage loop, f!
FIG. 52 is a diagram showing a threshold curve of a write gate, FIG. 3 is a diagram showing an embodiment of a master flip-flop according to the present invention,
Figure 4 Ca) is a diagram showing the symbols of a 3-junction magnetic quantum interference type circuit, Figure 41m1 (b) is a diagram showing the configuration of a 3-junction magnetic quantum interference type circuit, and Figure 5 (,) is a diagram showing the configuration of a 3-junction magnetic quantum interference type circuit. FIG. 5(b) is a diagram showing the configuration of the AND gate, f! FIG. 56 is a diagram showing the operation simulation result of the master flip-flop, and FIG. 7 is an explanatory diagram showing a method of coupling the master flip-flop with the slave flip-flop. Explanation of symbols 301 to 307...Josephson three-junction magnetic quantum interferometer, 312,313...Resistive coupled AND gate, 3
21-324...resistance, 331...inductance.
Claims (1)
デバイスと、 該２つのジョセフソンデバイスの夫々の出力端に、第１
、第２の端子が接続された負荷インダクタンスと、 書込イネーブル信号が与えられたときに、一方のジョセ
フソンデバイスの電源端子に駆動電流を与え、かつその
入力端子に書込電流を与える手段と、 書込イネーブル信号が与えられたときに、入力信号に基
き、他方のジョセフソンデバイスの電源端子に駆動電流
を与え、かつその入力端子に書込電流を与えることを禁
止又は許可する手段とを有し、 該２つのジョセフソンデバイスと該負荷インダクタンス
により構成される超電導ループに、入力信号に応じた電
流を保持するジョセフソンマスターフリップフロップ。[Claims] 1. Two Josephson devices with their respective reference voltage terminals connected; and a first
, a load inductance to which a second terminal is connected, and means for applying a drive current to a power supply terminal of one Josephson device and a write current to its input terminal when a write enable signal is applied. , means for applying a drive current to the power supply terminal of the other Josephson device and prohibiting or permitting application of the write current to the input terminal based on the input signal when the write enable signal is applied. A Josephson master flip-flop comprising: a Josephson master flip-flop that maintains a current according to an input signal in a superconducting loop formed by the two Josephson devices and the load inductance.
Priority Applications (1)
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|---|---|---|---|
| JP60172517A JPS6234413A (en) | 1985-08-07 | 1985-08-07 | Josephson master flip-flop |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP60172517A JPS6234413A (en) | 1985-08-07 | 1985-08-07 | Josephson master flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234413A true JPS6234413A (en) | 1987-02-14 |
| JPH0428172B2 JPH0428172B2 (en) | 1992-05-13 |
Family
ID=15943420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172517A Granted JPS6234413A (en) | 1985-08-07 | 1985-08-07 | Josephson master flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234413A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101905233B1 (en) | 2011-10-13 | 2018-10-05 | 시온 파워 코퍼레이션 | Electrode structure and method for making the same |
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-
1985
- 1985-08-07 JP JP60172517A patent/JPS6234413A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428172B2 (en) | 1992-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |