JPS6234413A - ジヨセフソンマスタ−フリツプフロツプ - Google Patents
ジヨセフソンマスタ−フリツプフロツプInfo
- Publication number
- JPS6234413A JPS6234413A JP60172517A JP17251785A JPS6234413A JP S6234413 A JPS6234413 A JP S6234413A JP 60172517 A JP60172517 A JP 60172517A JP 17251785 A JP17251785 A JP 17251785A JP S6234413 A JPS6234413 A JP S6234413A
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- Japan
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- write
- gate
- flop
- josephson
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- Granted
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- 238000010168 coupling process Methods 0.000 description 4
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- 238000005859 coupling reaction Methods 0.000 description 3
- 238000013016 damping Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002085 persistent effect Effects 0.000 description 2
- 241000272470 Circus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はジョセフソンマスターフリップフロップに係り
、特にＡＣ駆動ジョセフソンＬＳｉに適用して好適な動
作マージンの広いジョセフソンマスタースリップフロッ
プに関する。
、特にＡＣ駆動ジョセフソンＬＳｉに適用して好適な動
作マージンの広いジョセフソンマスタースリップフロッ
プに関する。
ＡＣ駆動ジョセフソン論理回路で用いられるフリップフ
ロップの代表的なものが例えば、「アイイーイーイージ
ャーナルオブエスエスシーボルエスシー−１７ナンバー
シックス （Ｉ Ｅ Ｅ Ｅ 、 Ｊ ｏｕｒｎａｌ、
ｏｆ ｇｌｏｉｄ ５ｔａｔｅ ｃｉｒｃｕ
ｉｔｓ。
ロップの代表的なものが例えば、「アイイーイーイージ
ャーナルオブエスエスシーボルエスシー−１７ナンバー
シックス （Ｉ Ｅ Ｅ Ｅ 、 Ｊ ｏｕｒｎａｌ、
ｏｆ ｇｌｏｉｄ ５ｔａｔｅ ｃｉｒｃｕ
ｉｔｓ。
Ｖｏｌ、ＳＣ１７，Ｎｏ、６） １９８２年１２月」
に報じられている。
に報じられている。
同文献Ｆｉｇ、２に記載されているマスターフリップフ
ロップの構造をｌＢ１Ｂ１転輪転載、同図で１０１．１
０２はＯＲゲート、１０３は２人力ＡＮＤゲート、１０
４は書込ゲートである。
ロップの構造をｌＢ１Ｂ１転輪転載、同図で１０１．１
０２はＯＲゲート、１０３は２人力ＡＮＤゲート、１０
４は書込ゲートである。
１１１は書込イネーブル人力Ｎｗ）、１１２はデータ入
力（ＩＤ）、１１３はＡＣ電源（ＶＡＣ）。
力（ＩＤ）、１１３はＡＣ電源（ＶＡＣ）。
１１４は書込ゲートへの駆動入力（Ｉ ｃｌ）、１２１
は負荷抵抗、１２２，１２３は結合抵抗、１２４゜１２
５は給電抵抗（ＲＰ）、１０７は永久電流１１５（Ｉｔ
、）が蓄積されるストレージループである。■、はマス
ターフリップフロップの出力電流としての意味を持つ。
は負荷抵抗、１２２，１２３は結合抵抗、１２４゜１２
５は給電抵抗（ＲＰ）、１０７は永久電流１１５（Ｉｔ
、）が蓄積されるストレージループである。■、はマス
ターフリップフロップの出力電流としての意味を持つ。
書込ゲート１０４に並列に配せられた抵抗１２６はダン
ピング抵抗である。
ピング抵抗である。
書込ゲート１０４の臨界電流工。は書込イネーブル入力
Ｉｗの関数Ｉｍ（ＩＷ）として同文献のＦｉｇ、６ （
ｂ）に示されている。これを第２図に転載する。ストレ
ージループに゛１′書込を行う場合、駆動電流工、の全
てがＩＬに転送されるわけではなく、若干量が書込ゲー
ト１０４のゲート電流として残留する。この残留量は定
常的には量子化されており、Ｉ□（ＩＷ）以下の値であ
る。
Ｉｗの関数Ｉｍ（ＩＷ）として同文献のＦｉｇ、６ （
ｂ）に示されている。これを第２図に転載する。ストレ
ージループに゛１′書込を行う場合、駆動電流工、の全
てがＩＬに転送されるわけではなく、若干量が書込ゲー
ト１０４のゲート電流として残留する。この残留量は定
常的には量子化されており、Ｉ□（ＩＷ）以下の値であ
る。
ストレージループ１０７に′ｌ′書込を行う場合書込イ
ネーブル入力■７は閾値時性の谷間（第２図２０１の領
域）に設定するので書込ゲート１０４の残留ゲート電流
は同図Ｉ ＦＬＯＯＲ（＝谷間の高さ）以下の値となる
。すなわち、゛１′書込時のストレージループ出力ＩＬ
１はＩＬ１＝（Ｉ ａ Ｉ ＦＬＯＯＲ）以下Ｉｄ以
下の不定の値、となる。一方、 ′０′書込時にはＩ
ＦＬＯＯＲ以下の値がストレージループに残留するので
、 ′０・書込時のストレージループ出力ＩＬＯは Ｉ Ｌ Ｏ＝Ｉ ＦＬＯＯＲ以下の不定の値となる。
ネーブル入力■７は閾値時性の谷間（第２図２０１の領
域）に設定するので書込ゲート１０４の残留ゲート電流
は同図Ｉ ＦＬＯＯＲ（＝谷間の高さ）以下の値となる
。すなわち、゛１′書込時のストレージループ出力ＩＬ
１はＩＬ１＝（Ｉ ａ Ｉ ＦＬＯＯＲ）以下Ｉｄ以
下の不定の値、となる。一方、 ′０′書込時にはＩ
ＦＬＯＯＲ以下の値がストレージループに残留するので
、 ′０・書込時のストレージループ出力ＩＬＯは Ｉ Ｌ Ｏ＝Ｉ ＦＬＯＯＲ以下の不定の値となる。
すなわち＃ＯＪ、１１′の出力振幅差を拡げるには閾値
曲線のＩ ＦＬＯＯＲを小さくとらなくてはならない。
曲線のＩ ＦＬＯＯＲを小さくとらなくてはならない。
Ｉ ｖｒｂｏｏＲ／ Ｉ ｍ （０）の比を小さくする
には書込ゲート１０２のＬＩｍ積を小さくとらなくては
ならない、しかし入力電流工、に対する感度の点からし
にも下限がある。このためＩ ＦＬＯＯＲを小さくする
にも限度がある。
には書込ゲート１０２のＬＩｍ積を小さくとらなくては
ならない、しかし入力電流工、に対する感度の点からし
にも下限がある。このためＩ ＦＬＯＯＲを小さくする
にも限度がある。
本発明の目的は０′ レベルの出力電流値が従来よりも
小さくなるような構造のストレージループを提供し、も
ってフリッププロップ全体の動作の安定性を強化するこ
とにある。
小さくなるような構造のストレージループを提供し、も
ってフリッププロップ全体の動作の安定性を強化するこ
とにある。
従来はストレージループの中には１つの書込ゲートしか
含まれていなかった。すなわち１つのジョセフソンデバ
イスとインダクタンスでストレージループが構成されて
いた。そしてこの唯一の書込ゲートには駆動人カニ、と
書込イネーブル入カニ、が与えられており、駆動入力１
．ｉと書込イネーブルエ、がオン状態の時にストレージ
ループに１′が書込まれ、駆動人力Ｉｄがオフで書込イ
ネーブル■ッがオンの時に０′が書込れていた。
含まれていなかった。すなわち１つのジョセフソンデバ
イスとインダクタンスでストレージループが構成されて
いた。そしてこの唯一の書込ゲートには駆動人カニ、と
書込イネーブル入カニ、が与えられており、駆動入力１
．ｉと書込イネーブルエ、がオン状態の時にストレージ
ループに１′が書込まれ、駆動人力Ｉｄがオフで書込イ
ネーブル■ッがオンの時に０′が書込れていた。
本発明ではストレージループの中に２つの書込ゲートが
含まれる。すなわち２つのジョセフソンデバイスとイン
ダクタンスでストレージループが構成されている。２つ
目の書込ゲートへの駆動入力、書込イネーブル入力を１
つ目の書込みゲートのものと区別するために夫々Ｉｄ’
ｔＩ％％７′とすると、Ｉ ｄ＋ Ｉ ｗｅ Ｉ
ｃｌ’ ｐ Ｉ ｗ’の全てがオン状態になる時にス
トレージループに０′ が書込まれ、一方の駆動入カニ
４．書込イネーブルエいはオンであるが、他方の駆動入
カニ、′、書込イネーブルＩＷ′はオフである時に１′
が書込れるようにするものである。
含まれる。すなわち２つのジョセフソンデバイスとイン
ダクタンスでストレージループが構成されている。２つ
目の書込ゲートへの駆動入力、書込イネーブル入力を１
つ目の書込みゲートのものと区別するために夫々Ｉｄ’
ｔＩ％％７′とすると、Ｉ ｄ＋ Ｉ ｗｅ Ｉ
ｃｌ’ ｐ Ｉ ｗ’の全てがオン状態になる時にス
トレージループに０′ が書込まれ、一方の駆動入カニ
４．書込イネーブルエいはオンであるが、他方の駆動入
カニ、′、書込イネーブルＩＷ′はオフである時に１′
が書込れるようにするものである。
以下本発明の詳細な説明する。第３図は本発明に係るス
トレージループとその周辺の書込ゲート駆動電流、書込
イネーブル入力発生回路までを含めたマスターフリップ
フロップの構成を示す。
トレージループとその周辺の書込ゲート駆動電流、書込
イネーブル入力発生回路までを含めたマスターフリップ
フロップの構成を示す。
同図でＯＲゲート３０１〜３０５および書込ゲート３０
６，３０７は第４図（ｂ）にその構造を示すような３接
合ジョセフソン磁気量子干渉計のＯＲゲートである。第
４図（ｂ）において４０１・は分流抵抗、４０２，４０
３はインダクタンス、４０４はダンピング抵抗、４０５
〜４０７はジョセフソン接合である。４０２と４０３は
磁気的に相互に結合している。なお書込ゲート３０６゜
３０７ではＯＲゲート３０１〜３０５に比シテインダク
タンス４０３のインダクタンス値が概ね１／２に設定さ
れる。第４図（ａ）は５第４図（ｂ）の３接合ジョセフ
ソン磁気量子干渉計を符号で示したもので、端子番号ａ
−ｅが、第４図（ｂ）の端子金Ｊｉｆａ−ｅに対応して
いる。第３図’ｔ’３１２゜３１３は第５図（ｂ）に構
造を示す抵抗接合型のＡＮＤゲートである。同図で５０
１，５０２は抵抗、５０３，５０４はジョセフソン接合
である。
６，３０７は第４図（ｂ）にその構造を示すような３接
合ジョセフソン磁気量子干渉計のＯＲゲートである。第
４図（ｂ）において４０１・は分流抵抗、４０２，４０
３はインダクタンス、４０４はダンピング抵抗、４０５
〜４０７はジョセフソン接合である。４０２と４０３は
磁気的に相互に結合している。なお書込ゲート３０６゜
３０７ではＯＲゲート３０１〜３０５に比シテインダク
タンス４０３のインダクタンス値が概ね１／２に設定さ
れる。第４図（ａ）は５第４図（ｂ）の３接合ジョセフ
ソン磁気量子干渉計を符号で示したもので、端子番号ａ
−ｅが、第４図（ｂ）の端子金Ｊｉｆａ−ｅに対応して
いる。第３図’ｔ’３１２゜３１３は第５図（ｂ）に構
造を示す抵抗接合型のＡＮＤゲートである。同図で５０
１，５０２は抵抗、５０３，５０４はジョセフソン接合
である。
第５図（ａ）は、第５図（ｂ）のＡＮＤゲートを符号で
示したもので、端子番号ａ −ｃが、第５図（ｂ）の端
子番号ａ−ｃに対応している。再び第３図で３２１，３
２２はデバイス間の結合抵抗、３２３は負荷抵抗、３２
４はダンピング抵抗である。２つの書込ゲート３０６．
３０７は基準電圧端（第４図（ｂ）におけるｂ端子）が
接合され、夫々の出力端（第４図（ｂ）におけるｅ端子
）とインダクタンス３３１とを接続して形成した超電導
ループがストレージループとよばれる部分であり、ここ
にＡＣ＠源サイすル間で保持されるべきデータが永久電
流ＩＬの形で蓄えられる。ＯＲゲート３０１は書込ゲー
ト３０６の入力端（第４図（ｂ）のｃ、ｄ端子）に書込
イネーブル入力Ｉ ｗ ｉｃ １を与える。ＯＲゲート
３０２，３０３およびＡＮＤゲート３１１は書込ゲート
３０７に書込イネーブル入力Ｉ ｗ Ｅ ２を与える。
示したもので、端子番号ａ −ｃが、第５図（ｂ）の端
子番号ａ−ｃに対応している。再び第３図で３２１，３
２２はデバイス間の結合抵抗、３２３は負荷抵抗、３２
４はダンピング抵抗である。２つの書込ゲート３０６．
３０７は基準電圧端（第４図（ｂ）におけるｂ端子）が
接合され、夫々の出力端（第４図（ｂ）におけるｅ端子
）とインダクタンス３３１とを接続して形成した超電導
ループがストレージループとよばれる部分であり、ここ
にＡＣ＠源サイすル間で保持されるべきデータが永久電
流ＩＬの形で蓄えられる。ＯＲゲート３０１は書込ゲー
ト３０６の入力端（第４図（ｂ）のｃ、ｄ端子）に書込
イネーブル入力Ｉ ｗ ｉｃ １を与える。ＯＲゲート
３０２，３０３およびＡＮＤゲート３１１は書込ゲート
３０７に書込イネーブル入力Ｉ ｗ Ｅ ２を与える。
Ｉ ｗ Ｅ□が発生すると同時にＯＲゲート３０４がス
イッチし、ＯＲゲート３０４の出力がＡＮＤゲート３１
２で増幅されて書込ゲート３０６の電源端子（Ｗ５４図
（ｂ）のａ端子）への駆動入力Ｉ０１がオンになる。
イッチし、ＯＲゲート３０４の出力がＡＮＤゲート３１
２で増幅されて書込ゲート３０６の電源端子（Ｗ５４図
（ｂ）のａ端子）への駆動入力Ｉ０１がオンになる。
一方、ＩｗＥ２が発生すると同時にＯＲゲート３０５が
スイッチし、ＯＲゲート３０５の出力がＡＮＤゲート３
１３で増幅され書込ゲート３０７の駆動入力Ｉ。２がオ
ンになる。ストレージループへの書込動作の基本的な入
力順序を以下に述べる。まず１′ を書込む場合、書込
ゲート３０６に駆動人力ＩＧ工をオンにした状態で書込
イネーブル入力ＩｗｌＥ工をオンにする。書込イネーブ
ル３０７に対しては駆動人力■。２．書込イネーブルＩ
ｗ ２ともオフにする。こうするとインダクタンス３
３１にはほぼＩ ｏ ｌ −Ｉ ＦＬＯＯＲ（Ｉ ＰＬ
ＯＯＲは第２図参照）の値が書込まれ、電源電圧ｖ８を
取去ってもこの値は保存される。次にｔ Ｏ′ を書
込む場合駆動入力ＩＧｌ＊ＩＧ２杏込イネーブルＩ Ｗ
Ｅ□、Ｉｗｇ２の全てをオンにする。こうすると書込
ゲート３０６，３０７は同じバイアス状態におかれイン
ダクタンス３３１には電流が流れない。この状態はＡＣ
電源ｖ８を取り去っても持続する。駆動人力Ｉ。！＋Ｉ
Ｏ！および書込入力Ｉ Ｗ ｉｃｍｐＩｗｘａはタイミ
ング信号Ｉｗ及び前段からのデータ入力（補信号）■。
スイッチし、ＯＲゲート３０５の出力がＡＮＤゲート３
１３で増幅され書込ゲート３０７の駆動入力Ｉ。２がオ
ンになる。ストレージループへの書込動作の基本的な入
力順序を以下に述べる。まず１′ を書込む場合、書込
ゲート３０６に駆動人力ＩＧ工をオンにした状態で書込
イネーブル入力ＩｗｌＥ工をオンにする。書込イネーブ
ル３０７に対しては駆動人力■。２．書込イネーブルＩ
ｗ ２ともオフにする。こうするとインダクタンス３
３１にはほぼＩ ｏ ｌ −Ｉ ＦＬＯＯＲ（Ｉ ＰＬ
ＯＯＲは第２図参照）の値が書込まれ、電源電圧ｖ８を
取去ってもこの値は保存される。次にｔ Ｏ′ を書
込む場合駆動入力ＩＧｌ＊ＩＧ２杏込イネーブルＩ Ｗ
Ｅ□、Ｉｗｇ２の全てをオンにする。こうすると書込
ゲート３０６，３０７は同じバイアス状態におかれイン
ダクタンス３３１には電流が流れない。この状態はＡＣ
電源ｖ８を取り去っても持続する。駆動人力Ｉ。！＋Ｉ
Ｏ！および書込入力Ｉ Ｗ ｉｃｍｐＩｗｘａはタイミ
ング信号Ｉｗ及び前段からのデータ入力（補信号）■。
からＯＲゲート３０１〜３０５、ＡＮＤゲート３１１〜
３１３を用いて生成される。タイミング信号工いはＡＣ
電源の全てのサイクルにおいて、電源電圧ｖＥｌの立上
り後一定時間の遅延を経てオンになる。この遅延はスト
レージループのデータをスレーブフリップフロップが読
み出すための時間である。タイミング信号Ｉｗが発生す
ると直ちにＩ ｗ Ｅ□とＩｏｌが発生する。さらに当
該サイクルにおいてデータ入力ＩＣがオンになるとＡＮ
Ｄ回路３１１がオン状態になり書込入力Ｉ Ｗ ｉｃｍ
と駆動入力ＩＧ２が発生する。データ入力ＩＣがオンに
ならなければ書込入力Ｉ Ｗ Ｅ ２と駆動入力ＩＯ２
はオフのままである。すなわちデータ人力Ｉ０がオフの
時には書込ゲート３０６のみがスイッチしストレージル
ープに１１７ 書込がなされる。データ入力ＩＣがオン
の時には書込ゲート３０６，３０７の両方がスイッチし
′０′書込がなされる。書込れたデータはＡＣｆ！！源
ＶＢが取除かれても保存される。
３１３を用いて生成される。タイミング信号工いはＡＣ
電源の全てのサイクルにおいて、電源電圧ｖＥｌの立上
り後一定時間の遅延を経てオンになる。この遅延はスト
レージループのデータをスレーブフリップフロップが読
み出すための時間である。タイミング信号Ｉｗが発生す
ると直ちにＩ ｗ Ｅ□とＩｏｌが発生する。さらに当
該サイクルにおいてデータ入力ＩＣがオンになるとＡＮ
Ｄ回路３１１がオン状態になり書込入力Ｉ Ｗ ｉｃｍ
と駆動入力ＩＧ２が発生する。データ入力ＩＣがオンに
ならなければ書込入力Ｉ Ｗ Ｅ ２と駆動入力ＩＯ２
はオフのままである。すなわちデータ人力Ｉ０がオフの
時には書込ゲート３０６のみがスイッチしストレージル
ープに１１７ 書込がなされる。データ入力ＩＣがオン
の時には書込ゲート３０６，３０７の両方がスイッチし
′０′書込がなされる。書込れたデータはＡＣｆ！！源
ＶＢが取除かれても保存される。
すなわち、本発明の本質的に他と異なる部分は第２の書
込ゲート３０７の存在である。第３図で破線で囲んだ部
分（ＯＲゲート３０２，３０３゜３０５、ＡＮＤゲー）
−３１３，書込ゲート３０７、抵抗３２０，３２１，３
２２を含む）は書込ゲート３０７に伴い派生的に新設さ
れたものであり、第３図に記した以外の構成法も可能で
ある。第６図には第３図の回路の動作のシミュレーショ
ン結果を示す、ＡＣＣ電源、の３つのサイクルにおいて
Ｉ Ｃ＝’Ｏ’ ｓ ’１’ ＊ ’Ｏ’でありそ
れに対応してストレージループ出カニ、はｌＩｐ、ｇｏ
″。
込ゲート３０７の存在である。第３図で破線で囲んだ部
分（ＯＲゲート３０２，３０３゜３０５、ＡＮＤゲー）
−３１３，書込ゲート３０７、抵抗３２０，３２１，３
２２を含む）は書込ゲート３０７に伴い派生的に新設さ
れたものであり、第３図に記した以外の構成法も可能で
ある。第６図には第３図の回路の動作のシミュレーショ
ン結果を示す、ＡＣＣ電源、の３つのサイクルにおいて
Ｉ Ｃ＝’Ｏ’ ｓ ’１’ ＊ ’Ｏ’でありそ
れに対応してストレージループ出カニ、はｌＩｐ、ｇｏ
″。
１′ に変化している。そして、その値はＡＣ電源ｖｓ
の切替り部分の時間帯でも正常に継続している。
の切替り部分の時間帯でも正常に継続している。
下表は、本シュミレーションに用いた素子の値を示すも
のである。
のである。
第７図にはこのようなマスターフリップフロップをスレ
ーブブリッププロップと組合せて用いる結合法を示す。
ーブブリッププロップと組合せて用いる結合法を示す。
同図において７０１は本発明によるところのマスターブ
リッププロップであり、７０２はその出力部のストレー
ジループである。
リッププロップであり、７０２はその出力部のストレー
ジループである。
７０３はスレーブフリップフロップである。スレーブプ
リッププロップはＡＣＩ！源の立上りの部分でストレー
ジループのデータを読出し、その内容に応じてＴ （Ｘ
）またはＣ（補）の出力を発生する回路で、前述の文献
に詳細な記載がある。
リッププロップはＡＣＩ！源の立上りの部分でストレー
ジループのデータを読出し、その内容に応じてＴ （Ｘ
）またはＣ（補）の出力を発生する回路で、前述の文献
に詳細な記載がある。
７０４は２人力ＯＲゲートでスレーブフリップフロップ
の出力データが確定した時点で７０１にタイミング信号
Ｉｗを送出する役割を有するものである。７０５，７０
６はブリップフロップ間に存在する一般の組合せ回路網
である。本回路網７０５の出力の一部が７０１へのＩＣ
入力となる。
の出力データが確定した時点で７０１にタイミング信号
Ｉｗを送出する役割を有するものである。７０５，７０
６はブリップフロップ間に存在する一般の組合せ回路網
である。本回路網７０５の出力の一部が７０１へのＩＣ
入力となる。
以上説明したごとく本発明によれば′０′ レベルの出
力電流値が非常に小さいマスターフリッププロップを提
供でき、もってスレーブフリップフロップでの読出しマ
ージンを広げることができ、フリップフロップ全体の動
作マージンを広げることができる。
力電流値が非常に小さいマスターフリッププロップを提
供でき、もってスレーブフリップフロップでの読出しマ
ージンを広げることができ、フリップフロップ全体の動
作マージンを広げることができる。
第１図はストレージループの構造の概略を示す図、ｆ！
５２図は書込ゲートの閾値曲線を示す図、第３図は本発
明によるマスターフリップフロップの実施例を示す図、
第４図Ｃａ）は３接合磁気量子干渉型回路の符号を示す
図、第４１ｍ１ （ｂ）は３接合磁気量干渉型回路の構
成を示す図、第５図（、）は抵抗接合型ＡＮＤゲートの
符号を示す図、第５図（ｂ）はそのＡＮＤゲートの構成
を示す図、ｆ！５６図はマスターフリップフロップでの
動作シミュレーション結果を示す図、第７図はマスター
フリップフロップのスレーブフリップフロップとの結合
の方法を示す説明図である。 符号の説明 ３０１〜３０７・・・ジョセフソン３接合磁気量子干渉
計、３１２，３１３・・・抵抗結合型ＡＮＤゲート、３
２１〜３２４・・・抵抗、３３１・・・インダクタンス
。
５２図は書込ゲートの閾値曲線を示す図、第３図は本発
明によるマスターフリップフロップの実施例を示す図、
第４図Ｃａ）は３接合磁気量子干渉型回路の符号を示す
図、第４１ｍ１ （ｂ）は３接合磁気量干渉型回路の構
成を示す図、第５図（、）は抵抗接合型ＡＮＤゲートの
符号を示す図、第５図（ｂ）はそのＡＮＤゲートの構成
を示す図、ｆ！５６図はマスターフリップフロップでの
動作シミュレーション結果を示す図、第７図はマスター
フリップフロップのスレーブフリップフロップとの結合
の方法を示す説明図である。 符号の説明 ３０１〜３０７・・・ジョセフソン３接合磁気量子干渉
計、３１２，３１３・・・抵抗結合型ＡＮＤゲート、３
２１〜３２４・・・抵抗、３３１・・・インダクタンス
。
Claims (1)
- 【特許請求の範囲】 １、夫々の基準電圧端が接続された２つのジョセフソン
デバイスと、 該２つのジョセフソンデバイスの夫々の出力端に、第１
、第２の端子が接続された負荷インダクタンスと、 書込イネーブル信号が与えられたときに、一方のジョセ
フソンデバイスの電源端子に駆動電流を与え、かつその
入力端子に書込電流を与える手段と、 書込イネーブル信号が与えられたときに、入力信号に基
き、他方のジョセフソンデバイスの電源端子に駆動電流
を与え、かつその入力端子に書込電流を与えることを禁
止又は許可する手段とを有し、 該２つのジョセフソンデバイスと該負荷インダクタンス
により構成される超電導ループに、入力信号に応じた電
流を保持するジョセフソンマスターフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172517A JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172517A JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234413A true JPS6234413A (ja) | 1987-02-14 |
| JPH0428172B2 JPH0428172B2 (ja) | 1992-05-13 |
Family
ID=15943420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172517A Granted JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234413A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247408B2 (en) | 1999-11-23 | 2007-07-24 | Sion Power Corporation | Lithium anodes for electrochemical cells |
| US20070221265A1 (en) | 2006-03-22 | 2007-09-27 | Sion Power Corporation | Rechargeable lithium/water, lithium/air batteries |
| EP2721665B1 (en) | 2011-06-17 | 2021-10-27 | Sion Power Corporation | Plating technique for electrode |
| CN103947027B (zh) | 2011-10-13 | 2016-12-21 | 赛昂能源有限公司 | 电极结构及其制造方法 |
| US9005311B2 (en) | 2012-11-02 | 2015-04-14 | Sion Power Corporation | Electrode active surface pretreatment |
| JP7049269B2 (ja) | 2016-05-20 | 2022-04-06 | シオン・パワー・コーポレーション | 電極用保護層および電気化学電池 |
-
1985
- 1985-08-07 JP JP60172517A patent/JPS6234413A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428172B2 (ja) | 1992-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |