JPS623498B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は情報の記憶又は記録と読出又は回復
に関し、特に、例えば、磁気デイスクのような磁
気媒体を含む直接アクセス記憶装置に対するイン
タフエーズにおける制御ユニツト回路を動的にテ
ストし、累積的な信号伝搬遅延を自動的に補償す
るようにした循環型記憶制御ユニツトに関する。

又この発明は、同一譲受人としてこの発明を譲
受けた出願人が同時に出願した米国特許出願第
594145号、発明の名称「テスト・コード発生器」
に関連する。

磁気記録デイスクのような直接アクセス記憶装
置をもつ代表的な大容量メモリー・サブシステム
はコンピユータ駆動制御装置と、デイスク駆動シ
ステムと、複数の磁気記録デイスクと、サーボ・
タイミング・マークが記録されているデイスク面
を含む速度検知装置とを包含する。そこに使用す
る速度検知器はデイジタル・タコメータのような
その他の形式のものを使用することもできる。タ
イミング・マークを感知すると、それと同期して
クロツク信号発生器が駆動され、そこから１群の
クロツク信号を発生する。そのようにしてサーボ
的に発生したクロツク信号は記憶制御装置による
書込動作のために利用される。そこでクロツク信
号は記憶されるべきデータと組合わされ、クロツ
ク信号とデータの両者を代表する１群の磁束変化
として磁気デイスクに記録される。そのように、
そこに固有なタイミングとともに記録されたデー
タは「自己クロツキング・データ」と呼称され
る。この発明は自己クロツキング・データを回復
するための回路に関するものである。

読出し又はデータ回復動作において、記憶装置
から引出されたサーボ・クロツク信号は無視さ
れ、クロツク信号発生器は直接自己クロツキン
グ・データと同期する。その自己クロツキング・
データは選ばれた記憶装置から磁気トランスデユ
ーサを通して感知される。

従来、多くの自己クロツキング変調及びコーデ
イング方式の使用が試みられ、それによつて磁気
媒体装置の効率を改善し、極超ビツト密度のため
に生ずる諸問題を少くするように提案されてき
た。その１方式としては修正波数変調（MFM）
コード化方式と称するものがある。MFMコード
化方式による磁束変化の数は同じ数のデータ・パ
ターンを表わすために２相又は位相符号化方式な
ど他の形式のコード化方式を使用した場合の磁束
変化より少いので有益である。しかし、読出され
たMFM符号化データには、予想可能なピーク・
シフトに加えてランダム・ピーク・シフトと呼ば
れる固有の現象が現われる。そのため、回復した
データは位相シフト（理想的位置からの時間的片
寄り又はずれ）の量と方向にばらつきを生ずるこ
とになる。その上、この方式の電気的機械的な設
計公差は高いビツト密度の場合には臨界的であ
り、磁気媒体速度のわずかな変化とか、読出／書
込巻線の非対象性とか、書込電流波形の非定形性
のようなすべでの微小変動がジツタ又はピーク・
シフトのばらつきなどをもたらす。従つて、
MFM符号化データを回復するための従来技術に
よるシステムは不安定なピーク・シフトを検知
し、修正するために精密な部品をもつ複雑な回路
が要求され、MFM符号化データの使用によつて
得られるべき利益が減少され、除去されてきた。

磁気クロツキング・データの回復回路は主に周
知の複合実装型（DIP）として市販されている集
積回路モジユールを使用して設計される。各モジ
ユールはその回路を通る信号の最高遅延と最低遅
延とが保証されている色々な伝送遅延をもつ論理
要素及び回路から構成されている。従つて、各伝
送遅延は回路から回路へ、モジユールからモジユ
ールへ伝送するに従つて変化する。故に従来、実
施に当つては多数の相互に接続されるべきモジユ
ールが互いにより近い値の予想され得る信号伝送
時間をもつようなものを使用するため、それぞれ
正確なタイミングをもつ特定のモジユールを選ぶ
ための検査をしなければならなかつた。これは高
価であり、非常に時間を浪する作業であつた。
又、他の従来使用されているデータ回復回路は信
号伝送時間の変化を修正するために手動で調整可
能な回路素子をもつあまり精密でないモジユール
を使用している。この方式は定期的な調整のため
に装置を取外し、磁気デイスク上に記録されてい
るテスト・データ流を利用して行なうサービス技
術員によるデータ回復回路のテスト及び再調整を
必要としている。そのため、データ流中に更にエ
ラーを誘起せずに不規則なジツタを補正するため
に行うデータ回復回路の性能テスト用としてジツ
タがないか又は既知量のジツタをもつテスト・デ
ータ流を用意する必要があつた。そのようなテス
ト・データ流は過去においては、高精密度で記録
されている特別デイスクから供給されていた。例
えば、特別デイスク上に記録されているテスト・
データ流は理想的パターンに対して既知量だけ早
いか遅く現われるような、理想的ビツト・パター
ンと一定の時間関係をもつビツトパターンで構成
されている。そのようなテスト・デイスクの製造
は高価であるばかりでなく、この方法自体が装置
依存性であり、デイスクの駆動によつて誘起され
るエラーの除去に失敗するおそれがあつた。

従つて、この発明の主な目的は自己クロツキン
グ・データを回復する回路をテストするために新
たな及び改良した装置を提供することである。

この発明の他の目的は、装置インタフエースに
おいて、循環型記憶制御ユニツトの制御ユニツト
回路をテストするために記憶装置から独立した新
たな及び改良した装置を提供することである。

又、この発明の他の目的は、相互に接続された
モジユールの各ゲートの遅延に関係なく、相互に
接続された標準論理素子モジユールから成る回路
をテストするための新たな及び改良された装置を
提供することである。

更にこの発明の他の目的は、循環型記憶制御ユ
ニツトのデータ回復回路を動的にテストし、調整
するための装置を提供することである。

更にこの発明に特有な目的は、データ回復回路
を構成している相互に接続された回路モジユール
のゲート遅延の変化によつて生ずる入力信号の位
相シフトの量を減少するための装置を提供するこ
とである。

以上で述べたこの発明の目的は直接アクセス記
憶装置から独立したタイミング装置によつて駆動
される循環型記憶サブシステムの制御ユニツトの
中にテスト・コード発生器を設けることによつて
達成することができる。テスト・コード発生器は
不規則ジツタのないMFM符号化データのビツト
流を発生することができる。そこで選ばれたビツ
トを遅延装置で遅延することにより、所定量のジ
ツタをビツト流の中に導入することができる。フ
エーズ・ロツク発振器は入力データからクロツク
信号を引出し、それによつてデータ・フレーミン
グ信号が作られる。データ検知回路は複数の出力
を選択的に出力できる遅延装置からテスト・デー
タ信号を受信する。テスト・データ信号は、デー
タ・フレーミング信号の時間内で正しく動作する
境界を明確にするために選択的に遅延され、それ
によつてデータ検知回路固有の位相シフト、片寄
り又はずれを検知することができる。又、通常の
動作に使用するデータ信号をデータ・フレーミン
グ信号の中央に一番近くに位置するようにするた
め、遅延装置からその出力の１つを選ぶようにし
た。

次にこの発明を実施例及びその添付図面に従い
詳細に説明する。

第１図はこの発明に対して最適な実施例を利用
したデイジタル・データ回復回路を表わす。今、
MFM符号化データのような自己クロツキング・
データが磁気デイスク・ユニツトのような直接ア
クセス記憶装置１０から読出されるものとする。
デイジタルデータは電磁トランスデユーサ１２に
対する磁気媒体の運動による一群の磁束変化によ
つて表わされる。トランスデユーサ１２は「セ
ル」又は「ビツト周期」と呼ばれる１群の時間周
期との関係で発生するようなデータ・トラツク１
４の磁束変化を感知する。その各「セル」は２つ
の等しい時間周期に分けられる。そして各MFM
符号化データは「セル」の後半で発生する磁束変
化バイナリ・デイジツト「１」を表わすものとし
て規定し、ビツト「１」に続く場合を除いて、
「セル」の前半で発生したビツト「１」と同一方
向の磁束変化がバイナリ・デイジツト「０」を表
わすものとして規定する。前述のビツト「１」に
続く場合のビツト「０」はその「セル」に該当す
るビツト周期の後半で前記同一方向の磁束変化が
ないということによつてビツト「０」を表わすも
のとする。

第２図はビツト・パターン001100のMFM符号
化波形（電圧波形）を表わす。「セル」Ａは「セ
ル」の前半において発生する「０」の磁束変化を
表わす立上り波形を示す。「セル」Ｂは「セル」
の後半において「１」の磁束変化を表わす立上り
波形を示す。「セル」Ｃはそのビツト周期におい
て立上り波形をもたないビツト「１」に続くビツ
ト「０」を表わす。特定のビツトの表現及び立上
り波形の表現方式をどのように選ぶかは自由であ
る。

第２図の波形は、データ・トラツク１４からト
ランスデユーサ１２によつて感知され、読出信号
処理装置（RSP）１６によつて回復されて後デー
タ選択回路２０へRDAT信号として転送される
MFMデータを表わす。RSP１６はパルス・シエ
ーパとドライバとから成り、従来から周知であつ
てこの発明の中には含まれない。

記憶制御装置のモード制御回路２２はテスト制
御信号TMFM１とTMFMJとを発生し、それらの
信号はそれぞれライン２４と２５とを介してデー
タ選択回路２０へ転送される。通常のデータ回復
動作では、TMFM１とTMFMJの両信号は無能化
され、それによつてインバータ２８，２９を介し
てナンド回路２６が可能化され、ライン１８を通
し第３入力として供給されるRDAT信号の転送を
可能とする。RDAT信号はナンド回路３２とイン
バータ３３及び入力ライン３６とを介してデータ
回復回路へ転送される。通常動作中の選ばれた期
間のデータ回復回路が働いていないとき、すなわ
ち、記憶装置１０の読出動作が行なわれていない
ときに、モード制御発生器２２はテスト用の代替
データ源から発生したデータ・ビツト流を使用す
るためにデータ選択回路２０を可能化することが
できる。

その代替データ源であるテスト・コード発生器
４０は記憶制御装置のデータ回復回路をテストす
るためのデータ・ビツト流MFMとMFMJとを出
力する。モード制御回路２２からのTMFM1信号
はナンド回路４２を可能化して入力ライン３６へ
MFM信号ビツト流を出力することを可能とす
る。又、TMFMJ信号はナンド回路４４を介して
MFMJビツト流の出力を可能化する。テスト信号
TMFM１か又はTMFMJのどちらかが可能化され
ると、RDAナンド回路２６はそれぞれの信号に
相当するインバータ２８，２９からの信号によつ
て無能化される。同様にしてTMFM1信号はイン
バータ２８を介してMFMJナンド回路４４を無能
化する。このようにして１度に１つのビツト流の
みがナンド回路３２を介してゲートされる。

記憶装置１０のような循環型記憶装置に記憶さ
れているデータは「ブロツク」と呼ばれる１群の
機械語の形式で配列される。又書込動作におい
て、データを表わさない一定のデイジツトが記憶
制御ユニツトで作られ、各データ・ブロツクに挿
入される。これら特別デイジツトはギヤツプ・デ
イジツトと呼ばれ、記憶管理と装置制御とに利用
されるデイジツトである。ギヤツプ・デイジツト
は記憶及び読出又は回復に利用する記憶装置及び
制御装置の特定の型式によつて種々のフオーマツ
トをとることが可能である。デイスク・ザブシス
テムに使用されるギヤツプ・フオーマツトを説明
している一般的な参考文献はプレンテイス・ホー
ラ（Prentice−Hall）社発行（1973）のイバン・
フローアス氏（Ivan Flores）による周辺装置
（Peripheral Devices）の375頁以下にある。

第１図のデータ回復回路は電圧制御発振器
（VCO）４６、フイード・バツク回路４８、デー
タ分離回路５０及び位相検知回路５２とから構成
される。VCO４６とフイード・バツク回路４８
とサーボ位相検知器（SPD）５４のような位相検
知器とは出力ライン５６にタイミング信号TVCO
を発生するフエーズ・ロツク発振器（PLO）を
構成する。TVCO信号は入力信号とTVCO出力信
号との間に存在する位相の差異を検知し、それに
従つてVCO４６の周波数を調整して記憶・回復
システムの基本周波数にその位相を固定する。第
１図の回路４６，５２から成るフエーズ・ロツク
発振器は、代表的には、例えば、モトロラ社製
「MC4044及び4024フエーズ・ロツク・ループ回
路」として市販されているモジユールを組合せて
表わしてある。この実施例の基本周波数は約
14.2MHzである。

データ回復回路の動作モードは感知される入力
信号の種類に従つて決定される。第１図のデータ
回復回路では３つの動作モードが使用される。そ
れらは「サーボ・モード」、「フアースト・ロツ
ク・モード」及び「ノーマル・モード」と呼ばれ
る。サーボ・モードは書込動作において可能化さ
れ、データ・トラツク１４上に書かれるデータの
タイミングがクロツク・トラツク６２のタイミン
グ・マークに反映して書込クロツクを実際のデイ
スク駆動速度にできる限り近づくようにする書込
クロツク調整モードである。データ回復動作にお
いては、データ固有のタイミングをデータ・トラ
ツクから引出すようにするため、データ回復回路
はその動作の最初でサーボ・モードからフアース
ト・ロツク・モードに切換えられる。フアース
ト・ロツク・モード中に読出されるべきPLO同
期ビツトはデータ・トラツク１４上に書かれてい
る記録のギヤツプ・デイジツトの中に含まれてい
る。フアースト・ロツク・モードで検知されるべ
き前述のような同期ビツトの１例としては一定数
の連続ビツト「０」を使用することができる。そ
のような信号は多位相の通常データ信号よりもよ
り早くPLO回路によつてロツクされることがで
きるデータの基本周波数から成る単一位相信号を
供給するであろう。PLO同期ビツト・フオーマ
ツトの他の例としては前述した参考文献に示され
ているものもある。所定数のPLO同期デイジツ
トを感知した後で、もし動作が適正であれば、
PLO回路は出力ライン５６に自己クロツキン
グ・データ信号の基本周波数から成るTVCOクロ
ツク信号を発生する。そして後続するデータ信号
を感知するために、その動作モードをフアース
ト・ロツク・モードからノーマル・モードに切換
える。

位相検知器は３つの動作モードについて夫々別
のものを使用する。サーボ位相検知器５４はデー
タ選択回路２０を介してRSP１６からのサーボ信
号を受信する。記憶ユニツト１０のクロツク・ト
ラツク６２のサーボ・タイミング・マークが磁気
トランスデユーサ６０によつて感知される。この
実施例で使用されたサーボ信号は約1.13マイクロ
秒の周期で供給される。そのサーボ信号はモード
制御回路２２からのサーボ選択信号SSの制御に
よりデータ選択回路２０のナンド回路６４を介し
てサーボ位相検知器５４へ供給される。信号SS
は記憶装置１０が選択されてサーボ・モードにあ
るときは常に可能化される。記憶装置１０が選択
されないか又は回路テスト中においては、SS信
号は無能化され、その代り模擬サーボ信号DO４
がナンド回路６６を介してテスト・コード発生器
４０からサーボ位相検知器５４の入力ライン６８
へ転送される。サーボ位相検知器５４の他の入力
ライン７０はフエーズ・ロツク発振器PLOのフ
イード・バツク・ループのバイナリ・カウンタ７
２からVCO／16信号を受信する。

ライン３６の入力データ信号は分岐型遅延線７
４の中を通過する。遅延線７４の複数の中間出力
端子は遅延時間をナノ秒で表わすようにそれぞれ
３、９、15、21、27とラベルが付されている。フ
アースト・ロツク・モードにおいて、ライン３６
の入力信号は21ナノ秒遅延されてフアースト・ロ
ツク位相検知器（FPD）７８の入力７６に供給
される。遅延線７４の遅延の増加は任意である。
ライン５６のTVCOタイミング信号のタイミング
位置を最適とするために特定の遅延が選ばれ、そ
れを入力データ・ビツトの信号変化に対して正し
く位置決めする。４個の双安定素子FV１−４か
ら成るバイナリ・カウンタ７２は双安定素子FV
１から位相検知器７８の第２入力８０にVCO／
２フイード・バツク信号を供給する。フアース
ト・ロツク・モードはモード制御回路２２からラ
イン８２を介してマルチプレクサ８４に対し制御
信号FSYNを出力することによつて可能化され
る。マルチプレクサ８４は可能化信号FSYNに応
答してフアースト・ロツク位相検知器７８の出力
信号をVCO４６の入力へ転送する。マルチプレ
クサ８４は更にライン８６を介してモード・制御
回路２２から受信したRSYN読出同期信号に応答
してノーマル・ロツク位相検知器（NPD）８８
の出力信号をマルチプレクサ８４を介してVCO
４６へ転送する。FSYN信号又はRSYN信号のど
ちらもが可能化されていないときはサーボ位相検
知器５４の出力がVCO４６へ供給可能とされ
る。モード制御回路２２はライン８９を介して入
力データ流のギヤツプ・デイジツトから制御情報
を、外部信号源（図示せず）例えば記憶サブ・シ
ステム・マイクロプロセツサは又は中央システム
などのような信号源から制御信号CSを受信す
る。

ノーマル・ロツク位相検知器８８は遅延線７４
を介して遅延され、中間端子９及び２７から引出
されたデータ入力信号を受信する。中間端子９及
び２７はMFMデータの信号遷移が発生すること
を期待する期間を形成するタイム・ウインドウで
ある。中間端子９及び２７からの入力信号はそれ
ぞれVCO４６からのTVCOタイミング信号及び
インバータ９０を介して発生したTVCO信号の相
補信号と比較される。

第３図は第１図のテスト・コード発生器４０の
１実施例の配線図を表わす。自由走行クロツク信
号発生器１００はそこからテスト・コード発生器
４０で使用するすべてのタイミング作用を引出す
ようにしたOSCクロツク信号を発生する。OSC
信号は70.4ナノ秒の周期をもつ対称波形である。
双安定素子Ｆ１−Ｆ８から成る従来形式のバイナ
リ・カウンタ１０２は第３図では２個のモジユー
ル１０２ａ，１０２ｂとして表わしてあり、各モ
ジユールは４個の双安定素子を含む。バイナリ・
カウンタ１０２はライン１０３を介して１列の
OSCパルスを受信し、それに応答して出力信号
DO１−DO８を発生する。ここでは８ビツト・バ
イナリ・カウンタを説明するが、更に多くの段数
を利用することも可能である。それは８ビツト・
カウンタを利用して発生するものより長いMFM
符号化ビツト流が要求されたときに使用すること
ができる。各バイナリ・カウンタの出力信号を指
定する数字は便宜的に入クロツク信号の周期と各
出力信号の周期との関係を２の冪数で表わしたも
のである。例えば、DO3信号の周期は70.4ナノ秒
×2³＝563ナノ秒となる。

MFM符号化回路１０４はクロツク信号発生器
とバイナリ・カウンタ１０２とから入力を受信す
る。更に第３図を第４図のタイミング線図ととも
に説明する。ナンド回路１０８からMFM双安定
素子１０６のＤ入力端子に可能化信号が供給され
ているときに、その双安定素子１０６のクロツク
入力ＣにOSCクロツク信号が供給されると、双
安定素子１０６はt1タイムにおいて反転する。双
安定素子１０６はＤ型双安定素子として周知のも
のであつて、Ｄ入力端子における信号が出力端
子の状態と同一である場合にＣ入力端子に供給さ
れるクロツク信号の立上りに応答してＱと出力
端子の状態を転換する。信号DO８が「ハイ」の
ときにナンド回路１０８はナンド回路１１０とイ
ンバータ１１２とを介して信号１を受信す
る。ナンド回路１１０はナンド回路１１４とイン
バータ１１６とを介して信号DO８によつて可能
化される。第４図において、双安定素子１０６の
Ｑ出力端子から発生するMFM波形はOSCクロツ
ク信号の各２周期ごとに点線で示したようなデー
タ・セルの境界との関係で現われる。t1タイムに
おけるMFM信号の立上りはすでに第２図で述べ
たように、ビツト「セル」の前半においてはバイ
ナリ「０」を表わすものとしている。MFM双安
定素子はＤ入力が「ロー」のときは、t2タイムに
おいて次のOSCクロツク信号でリセツトされ
る。かくして、MFM双安定素子は各ビツト周期
で反転し続け、t3タイムにおいてDO8信号が「ロ
ー」に反転するまで１群のバイナリ「０」を発生
し続ける。t3タイム後の双安定素子１０６のＤ入
力ナンド回路１１４の出力信号に応じて変化する
ナンド回路１１０及び１１８によつて交互に制御
される。DO３が「ロー」のときはナンド回路１
１０はナンド回路１１４の「ハイ」出力によつて
可能化され、ナンド回路１０８は信号DO１の変
化を出力し続ける。信号DO３が「ハイ」のとき
はナンド回路１１４の「ロー」出力はナンド回路
１１８とインバータ１２０とを介してナンド回路
１０８を可能化する。従つて、ナンド回路１０８
は信号DO３が「ハイ」のときは信号DO１の変化
を出力し、そのためMFM双安定素子１０６はビ
ツト・セルの後半で反転する。MFM符号化方式
によると、例えば第４図のt4タイムにみられるよ
うに、「１」ビツト・セルに続く「０」ビツト・
セルにおいてはMFM信号の立上り変化は存在し
ない。

この実施例によるMFM符号化回路１０４は約
９マイクロ秒又は64ビツト周期の間すなわち信号
DO８が「ハイ」のときに「０」ビツト信号を発
生する。DO8信号が「ロー」になるとMFM符号
化回路１０４は更に64ビツト周期の間、ビツト
「１」と「０」が対となつて交互に生じるビツト
流を発生する。機械語は通常「シラブル」又は
「バイト」と呼ばれる１群のビツトから構成され
る。又例えば、８ビツト・バイトは２つの16進化
バイナリ数から構成される。第４図に示すよう
に、MFM信号のビツト構成方法を明らかにする
ために参照番号１２０をバイトの境界として示し
た。このようにして、MFM符号化回路１０４の
出力信号は第４図に示すように、７バイトの16進
「０」（ここでは（00）₁₆として表わす）から成る
データ流とそれに続く１バイトの16進「19」
（19）₁₆とを出力する。更に、それに続いて16進
「99」（99）₁₆…………（99）₁₆及び16進「80」
（80）₁₆から成る８バイト・データが出力される。
このパターンは特にそれが同期及びデータ・バイ
トとその前に発生するPLO同期ビツトを含むギ
ヤツプ・デイジツトを有する短い機械記録フオー
マツトを役目をするので非常に便利である。バイ
ト（19）₁₆は同期バイトを表わし、後続の（99）₁₆
はデータを表わす。PLO同期ビツトを形成する
１群の「０」は「０」の１ビツトだけ少い
（00）₁₆の８バイトで構成されるということに注意
すべきである。

同一データ・パターンから成る他のフオーマツ
ト構成方法としては第４図のバイト境界線１２１
で示すようなものがある。このビツト構成方法に
おけるMFM符号化回路１０４は８個の（00）₁₆バ
イトとそれに続く８個の（CC）₁₆バイトを出力す
る。前述の観点からデータ流のビツト構成方法の
選択は符号化回路で発生したビツト・パターンの
範囲内において任意である。他のビツト・パター
ンはそのビツト構成を満足するような符号化回路
と交換して使用することができるということはこ
の発明の教示から明らかである。その１例とし
て、前述した参考文献に機械の記録構造が示して
ある。カウンタ１０２は更にもう１段のＦ９を設
けると前述した16バイト信号の代りに32シラブル
又はバイトから成る符号化ビツト流を発生するた
めの信号DO９を出力することができる。カウン
タ１０２のその他の出力はMFM信号の他のビツ
ト・パターンを発生するために使用することがで
きる。例えば、端子１２３からの信号DO２はこ
の実施例で使用しているDO３によつて発生する
１つおきのビツト・セルの代りに、ビツト・セル
ごとに発生する「１」と「０」又は「０」と
「１」のビツト・パターンに変えることに使用す
ることができる。MFM信号は第１図で説明した
ようにデータ回復回路にとつて「理想的」な入力
データ信号となるものである。MFMテスト信号
の予め定められた質、例えば尖頭波形の不規則な
ずれ、ビツトの脱落及びテスト信号を供給する記
憶装置から発生するようなその他の欠陥を表わす
予め定められた質の欠陥信号は複数の信号源から
の疑わしい質の信号と比較するのに有益である。
すなわち、この予め精密に定められた欠陥を含む
欠陥信号である既知の標準信号をその比較に用い
ることによつて、記憶制御装置のデータ回復回路
をテストするようにしたので、第３図のテスト・
コード発生器には、MFM信号に所定量のジツタ
を導入して最悪状態のデータ・パターンを作成す
る装置を設けることにした。

第３図のジツタ回路１２４はビツト選択双安定
素子１２６をもち、MFM双安定素子１０６の
出力端子は前述の双安定素子１２６のクロツク端
子Ｃにその入力信号として接続される。MFM信
号はライン１２８を介して２つのナンド回路１３
０，１３２の各１入力端子へ供給される。双安定
素子１２６のＱ出力端子が「ハイ」のときに、該
当するMFMビツトはナンド回路１３０を介して
出力ナンド回路１３４から出力される。双安定素
子１２６の出力端子が「ハイ」であつて、イン
バータ１３６を介してナンド回路１３９に供給さ
れるDL1信号が「ロー」のときには、該当する
MFMビツトはナンド回路１３２及び中間の論理
回路１３８〜１４１を介して出力ナンド回路１３
４から出力される。そこで、２つの異なる回路１
４４，１４６は出力ライン１４８に対しMFM信
号とMFMJ信号とを交替的に発生させるために選
択される。一方の回路１４４は２つのゲート遅延
のみをもち、他の回路１４６は６ゲート遅延を有
する。この実施例における遅延の差は約30ナノ秒
であり、それはほとんどの記憶装置から発生する
信号に見られるスキユーよりも大きいものであ
る。かくして、このMFMJ信号は記憶制御装置の
データ回復回路をテストするための予め定められ
た最悪状態のデータ・パターンを提供することが
できる。

第５図はMFMJ信号をMFM信号及びビツト選
択双安定素子１２６のＱ出力信号に対応させて示
した図である。第５図に示すビツト境界の調整
（装置上からは明らかな）はMFMJ信号が隣接す
るビツト間に予め精密に定めたスキユーを有する
ビツト流を提供するということを示すものであ
る。MFMJ信号の各ビツトには（不存在ビツトを
除いて）、遅延ビツトに対し接頭文字Ｌを、早生
ビツトに対し接頭文字Ｅのラベルを付してそれを
表わした。それによるとMFMJ信号のビツト
「０」の立上り遷移は各ビツト・セルの前半の中
央で発生することはないということが第５図から
明らかである。その代り、ビツト・セルの中央か
らずれて早く又は遅く発生している。

モード制御回路２２（第１図）から発生した
DL1信号は論理回路１３２，１３８，１４２，１
３４を通すことによつて生ずる４ゲート遅延を生
じさせる回路１５０を介し、MFM信号の代替ビ
ツトを供給するようにして各種異なる遅延量を選
ぶ手段を得ることができる。

第１図及び第６図のタイミング線図において、
データ分離回路５０は分岐型遅延線１６４からラ
イン１６２を介してクロツク信号入力を受信する
ウインドウ信号双安定素子１６０を有する。ライ
ン１６２のクロツク信号はTVCOタイミング信号
を27ナノ秒遅延したものである。この遅延は双安
定素子１６０のＱ出力からのTA信号の中央が
TVCOクロツク信号の立上り遷移か又はその近く
で発生するように選ばれる。双安定素子１６０の
Ｑ出力はビツト・セルの後半において「ハイ」で
あり、出力は同一ビツト・セルの前半において
「ハイ」である。かくして、ライン１６６におけ
る双安定素子１６０のＱ出力はビツト「１」とな
るべき信号遷移の発生が期待される期間を形成す
るウインドウ又はデータ・フレーミング信号TA
を提供するものであり、又出力は同様にして
「０」ビツト・セル期間中、データ・フレーミン
グ信号を出力するものである。

TA信号はデータ「１」双安定素子１６８のＤ
入力へ接続され、信号はデータ「０」双安定
素子１８０のＤ入力へ接続される。両双安定素子
１６８，１８０のクロツク入力端子Ｃはマルチプ
レクサ回路１８２からその入力信号を受信する。
マルチプレクサ１８２はそれぞれ分岐型遅延線７
４の出力３，９，１５，２１，２７に対応するよ
うに接続されている５つの入力信号３，
９，１５，２１，２７を持つ従来形式
の論理スイツチ素子である。マルチプレクサ１８
２の１出力信号RDSBはライン１８４に選択的に
発生する。RDSB信号は入力信号３，９，
１５，２１，２７の１つの補数であつ
て、モード制御回路２２からの信号STRBO−２
の制御により選択的に発生する。もし、信号
STRBO−２すべてが可能化されていないときは
RDSB信号として信号３が発生する。STRBO
信号が可能化されると9信号を選択し、
STRB1信号は15信号をゲートし、STRB０と
STRB１の両信号が選ばれると21信号が出力
される。STRB2信号はライン１８４のRDSB信号
として27信号を発生することができる。TA信
号が可能化されると双安定素子１６８はRDSB信
号の立上り遷移に応答してそのＱ出力を可能化す
る。又信号が「ハイ」のときは双安定素子１
８０はRDSB信号の立上り遷移に応答してそのＱ
出力を可能化する。双安定素子１６８と１８０と
はそれぞれＤ端子への入力信号TA及びが
「ロー」のときに発生するRDSB信号の立上り遷
移によつてリセツトされる。かくして、データ
「１」双安定素子１６８はビツト「１」を捜が
し、データ「０」双安定素子１８０はビツト
「０」を期待する。

データ「１」双安定素子１６８をリセツトする
ための信号はライン１６６を通してＤ入力に供給
されるTA信号の発生直前にナンド回路１６９か
ら出力される。遅延線１６４の分岐端子１７から
のTVCOクロツク信号は、分岐端子２７まで遅延
した同一のTVCO信号がライン１６２を介して双
安定素子１６０のＣ入力へ供給されてそのデー
タ・フレーミング双安定素子１６０をクロツキン
グする前に、インバータ１７１を介してリセツ
ト・ナンド回路１６９を可能化する。同様にして
データ「０」双安定素子１８０はナンド回路２０
０を介してリセツトされる。このリセツト作用は
与えられたビツト期間中に、データ「１」及びデ
ータ「０」双安定素子１６８，１８０がデータの
信号遷移の不存在を検知できるようにするために
設けられたものである。例えば、制御ビツト又は
フラグのようなあるデータ・フオーマツト中に脱
落ビツトが発生すると、それは不完全記録シラブ
ル又は不完全記録バイトを示す。

データ「１」双安定素子１６８のＱ出力は
TVCOクロツク信号の後続する立上り遷移によつ
てバツフア双安定素子１７０に転送される。そし
て早生（早く発生した）及び遅延データ・ビツト
遷移両方の緩衝作用を可能にする。双安定素子１
７０のＱ出力はライン１７７のTA信号の立上り
遷移によつて「１」ビツト・フレーミング双安定
素子１７３に転送される。双安定素子１７３のＱ
出力は「１」DATA OUTライン１７２を介して
外部回路（図に示されていない）に接続される。

データ「０」双安定素子１８０のＱ出力は
TVCOクロツク信号の立上り遷移によつて１対の
「０」ビツト・バツフア双安定素子２０２，２０
４の初段素子２０２へ転送される。双安定素子２
０２のＱ出力は、ライン２０６を介して双安定素
子２０４のＣ入力に接続されている信号の立
上り遷移によつてバツフア双安定素子２０４に転
送される。２つのバツフア双安定素子２０２と２
０４は「０」ビツト検知回路に使用され、MFM
コードでは信号遷移がないことによつて表わされ
る「１」ビツトに続く「０」ビツトの検知を行な
うことに使用される。更に、２つの素子２０２及
び２０４は、前述したように制御ビツト・フオー
マツトによる正当な「０」ビツトの後にくる脱落
「０」ビツトなのか又は「エツヂ」の不存在なの
かを検知する。双安定素子２０４のＱ出力はライ
ン１７７のTA信号の立上り遷移によつて「０」
ビツト・フレーミング双安定素子２０８へ転送さ
れる。双安定素子２０８のＱ出力は「０」
DATA OUTライン２１０を介して外部回路へ接
続される。

ナンド回路１７４とインバータ１７６とから成
るリセツト回路はフアースト・ロツク・モード中
において、ウインドウ信号双安定素子１６０をリ
セツトするための信号をライン１７８を介して供
給する。ライン１７８を介して双安定素子１６０
をリセツトするということは入力データ信号とサ
ーボ信号との間の位相関係を適当に保証するとい
うことである。言い換えると、クロツク入力ライ
ン１６２を介して行なうリセツトの代りにライン
１７８を介して行なうリセツトはPLO同期ビツ
トとしての初期「０」ビツト流が「１」ではなく
て「０」として検知されるということを保証する
ものである。

同期ビツト検知双安定素子２１２はPLO同期
信号を模した「０」ビツト・テスト・データ流の
開始において、モード制御回路２２からＲ入力端
子へ接続されたSTBC′信号によつてリセツトさ
れる。双安定素子２１２は、ビツト「１」が検知
されTA信号の立上り波形が双安定素子１７３及
び２１２へ同時に転送されるまでリセツト状態を
維持する。双安定素子２１２のＱ出力はライン２
１４を介してモード制御回路２２へR1DC信号と
して接続される。R1DC信号は同期バイトを表わ
す（19）₁₆バイトの最初の「１」ビツトを検知し
たことを表わす「フラグ」として作用する。モー
ド制御回路２２はそのR1DC信号に応答して
RSYN信号を出力する。

第６図は、代表的な混成ビツト周期を点線１８
６及び１８６′で仕切り、図に示した。この図で
は、説明のために、同一ビツト周期に「０」と
「１」両方のデータ遷移のための信号を表わして
いるので混成と呼ぶ。しかし実際には、１ビツト
期間中には１データ遷移のみが発生する。第６図
には、説明のために、同一ビツト期間中には同時
に発生することのない種々他の信号を表わした。
又、第６図にはRD15入力信号から引出された
RDSB信号として発生する「０」ビツトのための
理想的なデータ遷移１８８を示した。第６図では
マルチプレクサ１８２で生ずる小さなゲート遅延
（この実施例では約５ナノ秒）も表わしてある。
各入力信号３，９，１５，２１，
２７かそれぞれ信号に対して理想的な位置
に発生したデータ信号として表わしてある。図か
ら明らかなように、前述の理想的データ信号とは
データ回復回路のゲート遅延及び固有のピーク・
シフトによる遅延又はシフトがないものである。
従つて、15入力の代りに3、9、21、
27入力を選ぶことによつて、第６図に示すよ
うに、それぞれ理想的データ遷移がそれぞれの位
置１８９〜１９２に発生するということがわか
る。もし、理想的信号がデータ・フレーミン
グ信号の中心に発生すると、より幅の広い不規則
なシフト（正及び負両方で）があつてもデータ回
復回路に適応させることができることは明らかで
ある。15信号を選択するということは、通常
フレーミング信号によつて規定された範囲の中央
に入力データ信号を配置するということである。
データ回復回路を形成するモジユールの組合せで
生ずるゲート遅延のために、もし信号が中心位置
１８８の右か左に片寄るとすれば、多くのジツタ
を含む入力信号に適合しなければならないデータ
回復回路の能力を大きく減退させることになろ
う。

例えば、固有の又は一定の負側に片寄り又は位
相シフトをもつ「１」ビツト入力信号の例をTA
信号との関係において第６図の混成図に示した。
１つのRDSB信号１９４は図に示すように、点線
で表わした遅いか又は早い信号１９６，１９７を
発生するような不規則なシフト又はジツタを生じ
させることができる。回路固有の位相シフト又は
片寄りＤの近似値を決定するために、予め量が定
められているジツタをもつ（すなわち、代替のビ
ツトは等しい量の正及び負シフトをもつ）MFMJ
信号のようなテスト・ビツト流が選ばれ、遅延線
７４（第１Ｂ図）を介してPLOへ入力される。
マルチプライヤ１８２がセツトされるごとにテス
トビツト流は固定され、読出される。PLOは常
に中心タツプ信号１５に固定することができ
る。しかし、選ばれた信号がその中心信号より離
れ過ぎていると明らかに読出エラーが発生する。
例えば、回路固有の片寄りＤと共に負ジツタＥを
持つRDSB信号１９６が9信号から引出された
ときは、それは中心信号１５からのずれがあ
るから位置１９８に発生する。その結果、信号遷
移１９８はTA信号データ・ウインドウの外に発
生することになるので、データ「１」双安定素子
１６８は前述の信号遷移１９８に応答できずセツ
トされないことになるから、読出エラーが発生す
る。読出されたテスト・ビツト流とマルチプレク
サ１８２を介して選ばれた順次増加する種々の遅
延信号とを比較することによつて、データ検知回
路の中で使用されているモジユールで発生する各
単独の位相シフトを測定し確認することができ
る。例えば、この実施例においては、９を選
んで発生した読出エラーは負方向への約２増分遅
延による片寄りで発生したということがわかる。
後続して読出された正規な入力データは片寄りＤ
を除去することができるRDSB出力を選ぶことに
よつてデータ・ウインドウの中央に再位置決めす
ることができる。例えば、片寄りＤをもつ信号１
９４でテストした場合、それはマルチプレクサ１
８２への入力２７を選ぶことによつて片寄り
Ｄを取除き、正常な読出を行なわせるようにする
ことができる。すなわち、信号１９４はTAデー
タ・フレーミング信号のほぼ中央に存在する標準
信号１９９で表わすような位置に再設定されて片
寄りが除去されるということである。それ故、デ
ータ回復回路に対し、広い範囲の信号ジツタに適
応しうる能力を持たせるようにすることができ
る。この方法によつて得られる正確性は主に分岐
型遅延線７４の遅延の大きさと正確性とに依存す
る。データ回復回路の他のすべての部分は信号伝
送時間に対して比較的広い範囲と公差とを有する
ものである。この実施例では、遅延線の分岐間は
７ナノ秒の遅延をもつために、理想的入力信号は
ウインドウ信号の中心から±６ナノ秒の間で調整
可能である。

以上説明したものはデータ回復システムのデー
タ分離回路へ自己クロツキング・データ流を供給
するテスト・コード発生器である。テスト・デー
タ流は従来の記憶装置から発生させることができ
る実際上劣化のない理想的な信号であつてもよ
く、又はスキユーとか位相シフトの形で精密に予
め定められた劣化（又は遅延）をもつデータ・パ
ターンの最悪状態信号としたものでもよい。この
データ分離回路が劣化テスト信号に応答する方法
によると、該データ分離回路が予め定められた制
限条件のもとで働くかどうかその能力を正確に測
定することができる。テスト・コード発生器との
組合せによつてこのデータ分離回路はデータ分離
回路固有の位相シフトを動的に検知するための装
置を包含しているということがわかる。位相シフ
トはデータ・ウインドウの中央近くにおける理想
的信号に対して入力データの遷移を設定すること
によつて修正することができる。テスト・コード
発生器は記憶サブ・システム制御装置のデータ分
離回路のテストと、個々の記憶装置の比較による
テストとの両方を「オン・ライン」でテストする
ことを可能とし、サービス技術員による補修テス
トの必要性を大きく減少することができた。予め
定められたテスト・パターンと回復したデータ・
パターンとを比較するための装置はデータ処理装
置の中央処理ユニツト及びマイクロプログラム使
用の制御装置などから構成され、当業者には周知
のものである。

以上説明したこの発明の原料から明らかなよう
に、この発明の実施に当つて、この発明の原理か
ら離れずに特定の情況に適応するように構造、形
状、配列、構成要素、材料、構成組織及び適用媒
体などを変更適用できることは当業者にとつて全
く明らかなことである。特許請求の範囲の実施態
様項は前述のようなこの発明の範囲内における修
正である実施態様を包含するものである。

【図面の簡単な説明】

第１Ａ図と第１Ｂ図とはともに接続され、この
発明を利用した直接アクセス記憶装置用記憶制御
装置のデータ回復回路のロジツク図、第２図は
MFM符号化データを描いた波形図、第３図はテ
スト・コード発生器のロジツク図、第４図はテス
ト・コード発生器の信号の波形を表わしたタイミ
ング図、第５図はテスト９データ流のタイミング
を表わしたタイミング図、第６図はデータ検知回
路のタイミング図を表わす。 １０……直接アクセス記憶装置、１４……デー
タ・トラツク、１６……読出信号処理装置、２０
……データ選択回路、２２……モード制御回路、
２６……ナンド回路、２８，２９……インバー
タ、３２……ナンド回路、４０……テスト・コー
ド発生器、４６……電圧制御発振器、４８……フ
イード・バツク回路、５０……データ分離回路、
５２……位相検知回路、５４……サーボ位相検知
器、７２……バイナリ・カウンタ、７４……分岐
型遅延線、７８……フアースト・ロツク位相検知
器、８４……マルチプレクサ、８８……ノーマ
ル・ロツク位相検知器、１００……クロツク信号
発生器、１０２……バイナリ・カウンタ、１０４
……MFM符号化回路、１０６……MFM双安定素
子、１２４……ジツタ回路、１２６……ビツト選
択双安定素子、１６０……ウインドウ信号双安定
素子、１６４……分岐型遅延線、１６８……デー
タ「１」双安定素子、１７３……「１」ビツト・
フレーミング双安定素子、１８０……データ
「０」双安定素子、１８２……マルチプレクサ、
２０８……「０」ビツト・フレーミング双安定素
子、２１２……同期ビツト検知双安定素子。

Claims (1)

1. 【特許請求の範囲】 １ 磁気媒体に磁束変化として記憶されたデータ
   を回復するデータ回復回路において、 予め定められた間隔でデータ遷移が現れるテス
   トデータ信号を発生するテストデータ信号発生手
   段と、 磁気媒体から読み出されたデータ信号と前記テ
   ストデータ信号とのどちらか一方を選択するデー
   タ信号選択手段と、 前記データ信号選択手段の出力に同期したタイ
   ミング信号を発生するタイミング信号発生手段
   と、 前記タイミング信号に応答してフレーミング信
   号を発生するフレーミング信号発生手段と、 前記データ信号選択手段の出力を遅延する遅延
   手段と、 前記フレーミング信号に応答し、前記遅延手段
   から出力されるデータ遷移を検知するデータ遷移
   検知手段とから成り、 データ回復回路のテストを行う際に、テストデ
   ータ信号を選択するよう前記データ信号選択手段
   を制御し、前記遅延手段から出力されるジツタの
   ないデータ遷移が前記フレーミング信号の大体中
   央に位置するよう前記遅延手段から出力されるテ
   スト・データ信号のデータ遷移のタイミングに応
   じて前記遅延手段の遅延時間を制御することを特
   徴とするデータ回復回路。 ２ 前記テスト・データ信号発生手段はジツタの
   ない予め定められたパターンを発生する手段を含
   む特許請求の範囲第１項記載のデータ回復回路。 ３ 前記テスト・データ信号発生手段は前記ジツ
   タのない信号に対し正方向及び逆方向の予め定め
   られた量のジツタをもつ連続信号部を有する所定
   のパターンのジツタ信号を発生する手段を含む特
   許請求の範囲第１項記載のデータ回復回路。 ４ 前記遅延手段は入力した前記データ信号選択
   手段の出力を遅延して前記タイミング信号発生手
   段に供給するようにした特許請求の範囲第１項記
   載のデータ回復回路。 ５ 前記遅延手段は前記データ信号選択手段の出
   力を受信し、夫々異なる時間だけシフトした信号
   ３，９，１５，２１，２７を出
   力する複数の出力タツプを有する遅延線を含む特
   許請求の範囲第４項記載のデータ回復回路。 ６ 前記遅延手段は前記複数の出力タツプに接続
   され、前記夫々異なる時間だけシフトした信号の
   １つを前記データ遷移検知手段に選択的に接続す
   る選択入力接続手段を含む特許請求の範囲第５項
   記載のデータ回復回路。 ７ 前記データ遷移検知手段はビツト「１」検知
   手段とビツト「０」検知手段とから成り、前記両
   検知手段は夫々前記タイミング信号発生手段に接
   続される特許請求の範囲第１項記載のデータ回復
   回路。 ８ 磁気媒体に磁束変化として記憶されたデータ
   を回復するデータ回復回路において、 予め定められた間隔でデータ遷移が現われるテ
   スト・データ信号を発生するテスト・データ信号
   発生手段と、 磁気媒体から読出されたデータ信号と前記テス
   ト・データ信号とのどちらか一方を選択するデー
   タ信号選択手段と、 前記データ信号選択手段の出力に同期したタイ
   ミング信号を発生するタイミング信号発生手段
   と、 前記タイミング信号に応答してフレーミング信
   号を発生するフレーミング信号発生手段と、 前記データ信号選択手段の出力を遅延する遅延
   手段と、 前記フレーミング信号に応答し、前記遅延手段
   から出力されるデータ遷移を検知するデータ遷移
   検知手段とから成り、 データ回復回路のテストを行う際に、テスト・
   データ信号を選択するよう前記データ信号選択手
   段を制御し、前記遅延手段から出力されるデータ
   遷移が前記フレーミング信号の外に位置し読出エ
   ラーが発生するまで前記遅延手段の遅延時間を変
   更し、読出エラーが発生する前記遅延手段の遅延
   時間から前記データ回復回路固有の位相シフト量
   を決定し、前記遅延手段から出力されるジツタの
   ないデータ遷移が前記フレーミング信号の大体中
   央に位置して前記固有の位相シフトがなくなるよ
   う前記遅延手段の遅延時間を制御することを特徴
   とするデータ回復回路。