JPS6235111Y2

JPS6235111Y2 -

Info

Publication number: JPS6235111Y2
Application number: JP1986049372U
Authority: JP
Priority date: 1986-04-02
Filing date: 1986-04-02
Publication date: 1987-09-07
Also published as: JPS61167697U

Description

【考案の詳細な説明】

〈技術分野〉本考案は電子式計算機等の電子機器に関し、さ
らに詳しくは、ある表示内容がランニング表示さ
れて表示部から全部消えた後、再び同じ表示内容
が前記表示部からランニング表示される様にした
電子機器に関するのもである。〈従来技術〉ランニング表示を行う表示部を備える電子式計
算機にあつて、同一表示内容を繰り返して前記表
示部で表示させることができる機能を有するもの
があるが、従来のものは、ある表示内容が表示部
に表示されている間に、続いて表示される表示内
容も当該表示部に表示されるため、２つ以上の表
示内容が、同時に表示部に表示されることがあつ
た。かかる表示では、たとえ連続する表示内容の間
にスペーサを表示する構成にしても、表示内容の
区切りは、当該表示内容を把握しなければ認識で
きないわけで、表示内容の終了の確認は簡単では
ない。よつて、表示の区切りを誤り、表示内容を誤読
する恐れがあつた。〈考案の目的〉本考案は、上記の事情に鑑み、表示内容を循環
させ、ある表示内容がランニング表示されて表示
部から全部消えた後、再び同じ表示内容が前記表
示部から表示される様にすることにより、即ち、
一つの表示内容がランニング表示され、ランニン
グ表示によつて、当該表示内容が表示部から全部
消えるまで次に表示されるべき表示内容が表示さ
れず、ランニング表示された表示内容が前記表示
部から全部消えた後に初めて新たに前記表示内容
の表示が行なわれる様にし、表示の区切りが明確
で、よつて、表示内容の終了の確認が容易で、読
み間違いのない表示を得ることができる電子機器
を提供することを目的とする。〈実施例〉本考案の構成を、図面を参照しつつ、実施例に
即して説明する。第１図は本考案に係るプログラム計算機の一実
施例を図示する外観図、第２図は同計算機の表示
状態の一例を示す状態図である。第１図において、１は表示部、２はキー入力部
を示し、第２図ａ〜ｉは関数電卓等において、特
に演算中、ハルト状態になつた時、次に入れるべ
きデータを指示する場合を一例として示しながら
説明する。ここで、ａは通常表示、ｂ〜ｇは本考案に基づ
く表示のある時点での表示状態であり、ｂは次に
入力すべきデータの指示の先頭文字の表示状態
で、一定時間（例えば0.5秒）後ｃの状態とな
り、次の0.5秒後ｄの状態となる。この様に表示
内容はランニング表示され、ｂ→ｃ→ｄ→…ｅ→
ｆ→…ｇ→ｈ→ｉとなり、全て表示が消えた後、
ｂの状態となり、以後同様に循環表示される。第３図は本考案に係る計算機の一実施例のブロ
ツク線図である。図において、３はキー入力装
置、４は後述する中央処理装置（Central−
Processor−Unit、以下CPUと言う）で命令を解
読し実行する装置である。５はレジスタSA，SX
からの出力信号をデコードするキヤラクタジエネ
レータ（CRG）、６は５×７の８桁のドツトマト
リツクス形表示体、７は桁選択信号、８はセグメ
ント信号を示す。第４図は本考案に係る計算機のCPU装置の一
実施例の論理回路線図であり、これらは第４Ａ−
４Ｄ図を含む。第５図は第４図のCPU装置と等
価な回路を図示する線図である。以下、CPUの具体的な論理回路構成について
説明する。（CPUの回路構成） RAMはランダム・アクセス・メモリーで、入
出力は４ビツト単位に行なわれ、デイジツトアド
レスとフアイルアドレスを指定することによつて
所望のデイジツト内容を入出力できる。BLはメ
モリーRAMのデイジツトアドレスカウンタ、
DC₁はメモリーRAMのデイジツトアドレスデコ
ーダ、BMはメモリーRAMのフアイルアドレスカ
ウンタ、DC₂はメモリーRAMのフアイルアドレ
スデコーダ、AD₁は加算器で、制御命令１４が与
えられた時は減算器として、１４が与えられない
時は加算器として動作する。AD₂は加算器、G₁は
加減算器AD₁の一方の入力に数値１或いはオペラ
ンドＩ_Aのいずれかを与えるためのゲートで、制
御命令１５が与えられた時はＩを、１６の時はＩ
_Aを出力する。G₂はメモリーデイジツトアドレス
カウンタBLの入力ゲート、１０の時は加減算器
ADの出力を、１１の時はオペランドＩ_Aを、１２
の時はオペランドＩ_Bを出力する。G₃は加減算器
AD₂の一方の入力に数値１、或いはオペランドＩ
_Aのいずれかを与えるためのゲートで、５の時は
数値１を、６の時はオペランドＩ_Aを出力する。
G₄はメモリーフアイルアドレスBMの入力ゲート
で、７の時は加算器AD₂の出力を、８はオペラン
ドＩ_Aを、９の時はアキユムレータAC.Cの内容
を出力する。G₅はメモリーRAMのフアイル選択
ゲート、DC₃はオペランドＩ_Aのデコーダで、オ
ペランドＩ_Aを解読し、メモリーの所望ビツト指
定信号をゲートG₆に入力させる。G₆はメモリー
RAMの入力ゲート、制御命令２が与えられた時
はオペランドデコーダDC₃で指定されたメモリー
の所望ビツトに２進数１を入力させ、３の時は
DC₃で指定されたメモリーの所望ビツトに２進数
０を入力させる回路を内蔵し、又４でアキユムレ
ータACCの内容を出力する。ROMはリード・オ
ンリー・メモリー、PLはプログラム・カウンタ
で、リード・オンリー・メモリーROMの所望ス
テツプを指定する。DC₄はリード・オンリー・メ
モリーROMのステツプアクセスデコーダ、G₇は
リード・オンリー・メモリーROMの出力ゲート
で、ジヤツジフリツプフロツプ（Ｆ／Ｆ）Ｊがセ
ツトされた時は、ROMの出力のインストラクシ
ヨンデコーダDC₅への伝達が遮断される。DC₅は
インストラクシヨンデコーダで、ROMからのイ
ンストラクシヨンコードを解読するもので、
ROMのインストラクシヨンコードはオペコード
部分I₀とオペランド部分Ｉ_A，Ｉ_Bに分けられ、オ
ペコードを解読し、そのオペコードに対応して制
御命令１〜６１のいずれかを発生させる。又オペ
ランドをともなうオペコードであることを判断
し、その時に、オペランドＩ_A又はＩ_Bをそのまま
出力させる回路を内蔵する。AD₃は加算器で、プ
ログラムカウンタPLの内容に数値１を加え、カ
ウントアツプさせるためのもの。G₈はプログラ
ムカウンタPLの入力ゲートで、２０の時はオペ
ランドＩ_Aを出力し、６１の時はプログラムスタ
ツクレジスタSPの内容を伝達する。２０，６１
の処理時及びゲートG₃₉用の６０の処理時は加算
器AD₃の出力は伝達されない。２０，６１，６０
以外はAD₃出力を伝達し、自動的にプログラムカ
ウンタPLの内容に１を加える。FCはフラツグ
Ｆ／Ｆ、G₉はフラツグＦ／FFCの入力ゲート、
１７の時は２進数１を、１８の時は２進数０をそ
れぞれフラツグＦ／FFCに入力させるためのも
のである。G₁₀はキー信号発生ゲートで、フラツ
グＦ／FFCがリセツト状態（０）の時はメモリ
ーデイジツトアドレスデコーダDC₁の所望出力を
そのまま出力させ、フラツグＦ／FFCがセツト
状態１の時はDC₁出力の如何にかかわらずI₁〜Ｉ_o
の出力を一斉に１にする回路を内蔵する。ACC
は４ビツトで構成されるアキユムレータ、Ｘは４
ビツトで構成されるテンポラリー（一時記憶）レ
ジスタ、G₁₁はテンポラリーレジスタＸの入力ゲ
ートで、２９の時はアキユムレータACCの内容
を伝達し、５９の時はスタツクレジスタSXの内
容を伝達する。AD₄は加算器で、アキユムレータ
ACCの内容と他のデータを２進加算するために
用いられる。２進加算の際、第４ビツトの加算で
キヤリーが出ればC₄出力を１にする。Ｃはキヤ
リーＦ／Ｆ、G₁₂はキヤリーＦ／Ｆの入力ゲー
ト、制御命令１の発生時に、もし第４ビツトキヤ
リーC₄が１であればキヤリーＦ／FCに１を入力
し、C₄が０であればＣに０を入力する回路を内
蔵する。２１の時はＣに１を、２２の時はＣに０
を入力するためのものである。G₁₃はキヤリーを
含めた２進加算を加算器AD₄で行わせるためのキ
ヤリーＣ入力ゲートで、２５の時にキヤリーＦ／
FCの出力を加算器AD₄に伝達する。G₁₄は加算器
AD₄の入力ゲートで、２３の時はメモリーRAM
の出力を、２４の時はオペランドＩ_Aを伝達す
る。Ｆは４ビツトで構成される出力バツフアレジ
スタ、G₁₅は出力バツフアレジスタＦの入力ゲー
トで、３１の時にアキユムレータACCの内容を
伝達し、Ｆに入力するもの。SDは出力デコーダ
で、出力バツフアレジスタＦの内容を解読し、表
示体セグメント信号SS₁〜SS_oに変換するための
もの。Ｗは出力バツフアレジスタ、SHCは出力
バツフアレジスタＷの全ビツト内容を一斉に１ビ
ツト右シフトするためのもので３２又は３３が発
生した時に動作する。出力バツフアレジスタＷの
シフト回路である。G₁₆は出力バツフアレジスタ
Ｗの入力ゲートで、３２の時にはＷの第１ビツト
に１を入力し、３３の時にはＷの第１ビツトに０
を入力させるためのものであり、なおＷの第１ビ
ツトに１又は０を入力する直前で出力バツフアシ
フト回路SHCが動作し、シフトした後に入力さ
れる様にされているものとする。Ｎ_Pは出力コン
トロールフラツグＦ／Ｆ、G₁₇は出力コントロー
ルフラツグＦ／FN_Pの入力ゲートで、３４の時に
１を入力し、３５の時は０を入力する。G₁₈はバ
ツフアレジスタＷの出力コントロールゲートで、
フラツグＦ／FN_Pがセツト(1)になつている時の
み、Ｗの各ビツトの出力を一斉に出力させるため
のものである。ＪはジヤツジＦ／Ｆ、IV₁〜IV₄は
インバータ回路、G₁₉はジヤツジＦ／FJの入力ゲ
ートで、３６の時に入力KN₁の状態をＪに伝達す
るためのものである。ただし、インバータIV₁を
介しているのでKN₁＝０の時にＪ＝１となる。
G₂₀はジヤツジＦ／FJの入力ゲートで、３７の時
に入力KN₂の状態をＪに伝達する。ただし、イン
バータIV₂を介しているのでKN₂＝０の時にＪ＝
１となる。G₂₁はジヤツジＦ／FJの入力ゲート
で、３８の時に入力KF₁の状態をＪに伝達するた
めのもの。ただしインバータIV₃を介しているの
でKF₁＝０の時にＪ＝１となる。G₂₂はジヤツジ
Ｆ／FJの入力ゲートで、３９の時に入力KF₂の
状態をＪに伝達するためのもの。ただしインバー
タIV₄を介しているのでKF₂の時にＪ＝１とな
る。G₂₃はジヤツジＦ／FJの入力ゲートで、４０
の時に入力AKの状態をＪに伝達するためのも
の。AK＝１の時Ｊ＝１となる。G₂₄はジヤツジ
Ｆ／FJの入力ゲートで、４１の時に入力TABの
状態をＪに伝達するためのもの。TAB＝１の時
Ｊ＝１となる。G₂₅はジヤツジＦ／FJのセツト用
ゲートで、４２の時に１をＪに入力するためのも
の。V₁は比較回路で、メモリーデイジツトアド
レスカウンタBLの内容と予め定められたデータ
とを比較し、一致していれば出力１を発生するも
ので、４３又は４４が発生された時に回路が動作
する。比較すべきデータはゲートG₂₆より出力さ
れる。G₂₆は比較回路V₁への比較値入力ゲート
で、比較値n₁とはメモリーRAMの制御上よく利
用される高い側の特定アドレス値に対応する。４
３の時はn₁を比較値にするために出力させ、４４
の時はn₁を比較値にするために出力させる。G₂₇
はジヤツジＦ／FJの入力ゲートで、４５の時キ
ヤリーＦ／FCの内容が１の時、Ｊに１を入力す
る。DC₆はオペランドＩ_Aの解読器で、オペラン
ドＩ_Aを解読し、メモリーRAMの所望ビツトの内
容が１かどうかのジヤツジに用いる。G₂₈はメモ
リーRAMのオペランド解読器DC₆で指定された
ビツト内容をジヤツジＦ／Ｆに伝達するゲート
で、４６の時に動作する。RAMの指定ビツトが
１の時Ｊ＝１となる様にする。V₂は比較回路
で、アキユムレータACCの内容とオペランドＩ_A
の内容が等しいかどうかをジヤツジし、等しい時
出力１を発生する。４７の時に動作する。V₃は
比較回路で、メモリーデイジツトアドレスカウン
タBLの内容とオペランドＩ_Aの内容が等しいかど
うかをジヤツジし、等しい時出力１を発生する。
４８の時に動作する。V₄は比較回路で、アキユ
ムレータACCの内容とメモリーRAMの内容が等
しいかどうかをジヤツジし、等しい時に出力１を
発生する。G₂₉は加算第４ビツトキヤリーC₄のジ
ヤツジＦ／FJへの伝達ゲートで、６０の時C₄を
Ｆ／FJに伝達する。C₄の時にＪ＝１となる。FA
はフラツグフリツプフロツプ、G₃₁はフラツグ
Ｆ／FF_Aの入力ゲートで、５２の時１を出力、５
３の時０を出力する。G₃₂はジヤツジＦ／FJの入
力ゲートで、フラツグＦ／FF_Aが１のときＦ／
FJをセツト(1)する。Ｆ_BはフラツグＦ／Ｆ、G₃₃
はフラツグＦ／FF_Bの入力ゲートで、５５の時、
１を出力、５６の時０を出力する。G₃₄はジヤツ
ジＦ／FJの入力ゲートでフラツグＦ／FF_Bの内
容をＦ／FJに伝達するもの。５４の時動作す
る。G₃₅はジヤツジＦ／FJの入力ゲートで、入力
Ｂの内容を伝達するもので１９によつて動作す
る。Ｂ＝１の時Ｊ＝１となる。G₃₆はアキユムレ
ータACCの入力ゲートで、２６の時は加算器
AD₄の出力を伝達し、２７の時はインバータIV₅
にてアキユムレータACCの内容を反転し伝達す
る。２８の時はメモリーRAMの内容を伝達し、
１３の時はオペランドＩの内容を伝達する。５７
の時は入力k₁〜k₄の４ビツトの内容を伝達する。
５９の時はスタツクレジスタSAの内容を伝達す
る。IV₅はインバータ回路、SAはスタツクレジス
タで出力がシステム外に導出されている。SXは
スタツクレジスタで出力がシステム外に導出され
ている。G₃₇はスタツクレジスタSAの入力ゲート
で、５８の時、アキユムレータACCの内容を伝
達する。G₃₈はスタツクレジスタSXの入力ゲート
で、５８の時、テンポラリーレジスタＸの内容を
伝達する。SPはプログラムスタツクレジスタ、
G₃₉はプログラムスタツクレジスタSPの入力ゲー
トで、６０の時、プログラムカウンタPLの内容
に加算器AD₃にて１を加えたものをプログラムス
タツクレジスタに導入するためのものである。次に前記CPU装置の記憶部ROMに記憶される
インストラクシヨンコードと、そのインストラク
シヨン名、動作内容及びインストラクシヨンコー
ドに基づき発生する制御命令の一例を下表に示
す。表に於て、Ａ：インストラクシヨンコード、
Ｂ：インストラクシヨン名、Ｃ：内容、Ｄ：
CPU制御命令を示す。

【表】

【表】 (C)の説明１ SKIP 次のプログラムステツプの命令を実行せず、
プログラムカウンタPLのみをアツプさせ、実
質的にスキツプする。２ AD アキユムレータACCの内容とメモリーRAM
の内容を２進加算し、加算結果をアキユムレー
タACCに入力する。３ ADC アキユムレータACC、メモリーRAM、キヤ
リーＦ／FCの内容を２進加算し、加算結果を
アキユムレータACCに入力する。４ ADCSK アキユムレータACC、メモリーRAM、キヤ
リーＦ／FCの内容を２進加算し、加算結果を
アキユムレータACCに入力すると共に、この
加算結果で第４ビツトキヤリイC₄が発生すれ
ば次のプログラムステツプをスキツプする。５ ADI アキユムレータACCの内容と、オペランド
Ｉ_Aを２進加算し、加算結果をアキユムレータ
ACCに入力すると共に、この加算結果で第４
ビツトキヤリイC₄が発生すれば次のプログラ
ムステツプをスキツプする。６ DC オペランドＩ_Aを1010（10進数10）に定め、
ADI命令と同様にアキユムレータACCの内容
と、このオペランドＩ_Aを２進加算することに
よつて実質的にアキユムレータACCの内容に
10進数10を加算し、その結果をACCに入力す
る。７ SC キヤリイＦ／FCをセツトする。（Ｃに１を入力する。）８ RC キヤリイＦ／FCをリセツトする。（Ｃに０を入力する。）９ SM オペランドＩ_Aの内容を解読し、オペランド
で指定されたメモリーの所望ビツトをセツトす
る。（１を入力する。） 10 RM オペランドＩ_Aの内容を解読し、オペランド
で指定されたメモリーの所望ビツトをリセツト
する。（０を入力する。） 11 COMA アキユムレータACCの各ビツトの内容を反
転し、15の補数をとりアキユムレータACCに
入力する。 12 LDI アキユムレータACCにオペランドＩ_Aを導入
する。 13 ＬメモリーRAMの内容をアキユムレータACC
に導入すると共に、オペランドＩ_Aをフアイル
アドレスカウンタBMに入力する。 14 LI メモリーRAMの内容をアキユムレータACC
に導入すると共に、オペランドＩ_Aをメモリー
フアイルアドレスカウンタBMに入力する。さ
らにメモリーデイジツトアドレスカウンタBL
をアツプさせる。ただしBLの内容が予め定め
た値n₁に等しい時は次のプログラムステツプを
スキツプする。 15 LD メモリーRAMの内容をアキユムレータACC
に導入すると共に、オペランドＩ_Aをメモリフ
アイルアドレスカウンタBMに入力する。さら
にメモリーデイジツトアドレスカウンタBLを
ダウンさせる。ただし、BLの内容が予め定め
た値n₂に等しい時は次のプログラムステツプを
スキツプする。 16 ＸメモリーRAMの内容とアキユムレータACC
の内容を交換すると共に、オペランドＩ_Aをメ
モリーフアイルアドレスカウンタBMに入力す
る。 17 XI メモリーRAMの内容とアキユムレータACC
の内容を交換すると共に、オペランドＩ_Aをメ
モリーフアイルアドレスカウンタBMに入力す
る。さらにメモリーデイジツトアドレスカウン
タBLをアツプさせる。ただし、BLの内容が予
め定めた値n₁に等しい時は次のプログラムステ
ツプをスキツプする。 18 XL メモリーRAMの内容とアキユムレータACC
の内容を交換すると共に、オペランドＩ_Aをメ
モリーフアイルアドレスカウンタBMに入力す
る。さらにメモリーデイジツトアドレスカウン
タBLをダウンさせる。ただし、BLの内容が予
め定めた値n₂に等しい時は次のプログラムステ
ツプをスキツプする。 19 LBLI オペランドＩ_Aとメモリーデイジツトアドレ
スカウンタBLに入力する。 20 LB オペランドＩ_Aをメモリーフアイルアドレス
カウンタBMに入力すると共に、オペランドＩ
_BをメモリーデイジツトアドレスカウンタBLに
入力する。 21 ABLI メモリーデイジツトアドレスカウンタBLの
内容とオペランドＩ_Aを２進加算し、加算結果
をBLに入れる。ただし、BLの内容があらかじ
め定めた値n₁に等しい時は次のプログラムをス
キツプする。 22 ABMI メモリーフアイルアドレスカウンタBMの内
容とオペランドＩ_Aを２進加算し、加算結果を
BMに入れる。 23 ＴオペランドＩ_Aをプログラムステツプカウン
タPLに入力する。 24 SKC キヤリーＦ／FCが１ならば次のプログラム
ステツプをスキツプする。 25 SKM オペランドＩ_Aの内容を解読し、オペランド
で指定されたメモリーの所望ビツトが１であれ
ば次のプログラムステツプをスキツプする。 26 SKBI メモリーデイジツトアドレスカウンタBLの
内容とオペランドＩ_Aを比較し、等しい時には
次のプログラムステツプをスキツプする。 27 SKAI アキユムレータACCの内容と、オペランド
Ｉ_Aを比較し、等しい時には次のプログラムス
テツプをスキツプする。 28 SKAM アキユムレータACCの内容と、メモリー
RAMの内容を比較し、等しい時には次のプロ
グラムステツプをスキツプする。 29 SKN₁ KN₁入力が０の時、次のプログラムステツプ
をスキツプする。 30 SKN₂ KN₂入力が０の時、次のプログラムステツプ
をスキツプする。 31 SKF₁ KF₁入力が０の時、次のプログラムステツプ
をスキツプする。 32 SKF₂ KF₂入力が０の時、次のプログラムステツプ
をスキツプする。 33 SKAK AK入力が１の時、次のプログラムステツプ
をスキツプする。 34 SKTAB TAB入力が１の時、次のプログラムステツ
プをスキツプする。 35 SKFA フラツグＦ／FF_Aが１の時、次のプログラム
ステツプをスキツプする。 36 SKFB フラツグＦ／FF_Bが１の時、次のプログラム
ステツプをスキツプする。 37 WIS 出力バツフアレジスタＷの内容を１ビツト右
シフトすると共に、第１ビツト（最上位ビツ
ト）に１を入力する。 38 WIR 出力バツフアレジスタＷの内容を１ビツト右
シフトすると共に、第１ビツト（最上位ビツ
ト）に０を入力する。 39 NPS バツフアレジスタＷ出力コントロールＦ／
FN_Pをセツトする。（１を入力する。） 40 NPR バツフアレジスタＷ出力コントロールＦ／
FN_Pをリセツトする。（０を入力する。） 41 ATF アキユムレータACCの内容を出力バツフア
レジスタＦに転送する。 42 LXA アキユムレータACCの内容をテンポラリー
レジスタＸに導入する。 43 XAX アキユムレータACCの内容とテンポラリー
レジスタＸの内容を交換する。 44 SFA フラツグＦ／FF_Aをセツトする。（１を入力
する。） 45 RFA フラツグＦ／FF_Bをリセツトする。（０を入
力する。） 46 SFB フラツグＦ／FF_Bをセツトする。（１を入力
する。） 47 RFB フラツグＦ／FF_Bをリセツトする。（０を入
力する。） 48 SFC 入力テスト用フラツグＦ／FF_Cをセツトす
る。（１を入力する。） 49 RFC 入力テスト用フラツグＦ／FF_Cをリセツトす
る。（０を入力する。） 50 SKB 入力βが１の時、次のプログラムステツプを
スキツプする。 51 KTA 入力k₁〜k₄の内容をアキユムレータACCに
導入する。 52 STPO アキユムレータACCの内容をスタツクレジ
スタSAに、テンポラリーレジスタＸの内容を
スタツクレジスタSXに導入する。 53 EXPO アキユムレータACCの内容とスタツクレジ
スタSAの内容を交換し、テンポラリーレジス
タＸの内容とスタツクレジスタSXの内容を交
換する。 54 TML プログラムカウンタＰ_Lの内容に１を加えた
ものをプログラムスタツクレジスタSPに転送
する。さらにオペランドＩ_Aをプログラムカウ
ンタＰ_Lに導入する。 55 RIT プログラムスタツクレジスタSPの内容をプ
ログラムカウンタＰ_Lに転送する。次に、CPU装置内のROM（リード・オンリ
ー・メモリー）に記憶されるオペコードとオペラ
ンドとの関係を第２表に示す。

【表】ここで、例えば、リード・オンリー・メモリー
ROMの出力を10ビツトとした場合の例に採る
と、インストラクシヨンAD或いはCOMA（第１
表参照）はインストラクシヨンデコーダDC₅で10
ビツトの各コードが各々0001011000或いは
0001011111であることを解読して判断され制御命
令２３，２６或いは２７を発生する。一方SKBI
は上位６ビツト000110であることで判断され、こ
の時下位４ビツト0010はオペランドＩ_Aとして扱
われる。さらにLBは上位２ビツトが01であるこ
とで判断され、この時第３〜第８ビツトの001010
はオペランドＩ_Aとして扱われ、第９、第10ビツ
トの11はオペランドＩ_Bとして扱われる。オペラ
ンド（oprand）は命令語の構成部分で、データ
や次の命令の貯えられているアドレスなどを示す
部分で、命令のアドレス部と言うことができる。次に上述したCPU装置の主な処理動作の一例
（以下、これを処理リストと呼ぶ。）について説明
する。（処理リスト） (1) 同じ数値ＮをメモリーRAMの所望領域に導
入する。（NNN→Ｘ） (2) 予め定められた複数の異なる数値をメモリー
の所望領域に導入する。（N₁，N₂，N₃…→Ｘ） (3) メモリーの所望領域の内容をメモリーの他の
所望領域に転送する。（Ｘ→Ｙ） (4) メモリーの所望領域の内容をメモリーの他の
所望領域の内容と交換する。（Ｘ←→Ｙ） (5) メモリーの所望領域に予め定められた数値Ｎ
を２進加算又は減算する。（Ｘ±Ｎ） (6) メモリーの所望領域の内容に他の領域の内容
を10進加算する。（Ｘ±Ｙ） (7) 所望領域のメモリーの内容を１デイジツトシ
フトする。（Ｘ右、Ｘ左） (8) メモリーの所望領域の１ビツトコンデイシヨ
ナルＦ／Ｆをセツト又はリセツトする。
（Fset，Freset） (9) メモリーの所望領域の１ビツトコンデイシヨ
ナルＦ／Ｆの内容をジヤツジし、ジヤツジ結果
で次に進むプログラムアドレスを変える。 (10) メモリーの所望領域のデイジツト内容が予め
定められた数値かどうかをジヤツジし、ジヤツ
ジ結果で次に進むプログラムステツプを変え
る。 (11) メモリーの所望領域の複数デイジツトの内容
が全て予め定められた数値と等しいかどうかを
ジヤツジし、ジヤツジ結果でプログラムステツ
プを変える。 (12) メモリーの所望領域の内容が予め定めた数値
よりも小さいかどうかをジヤツジし、ジヤツジ
結果で次に進むプログラムステツプを変える。 (13) メモリーの所望領域の内容が予め定めた数
値よりも大きいかどうかをジヤツジし、ジヤツ
ジ結果で次に進むプログラムステツプを変え
る。 (14) メモリーの所望領域の内容を表示する。 (15) 押圧されたキースイツチの種類を判別す
る。次にこれらの上記(1)〜(15)の処理をインストラ
クシヨンコードに基づいて実行する場合の具体例
を前記処理リストに従つて以下に説明する。（処理リストの具体例） (1) 同じ数値Ｎをメモリーの所望領域に導入す
る。（NNN→Ｘ）

【表】 ▽
P：ステツプ
P₁…メモリーの処理すべき第１番目のデイジツ
トを、フアイルアドレスｍ_Aとデイジツト
アドレスｎ_Eで指定する。 P₂…ACCに数値Ｎを導入する。 P₃…メモリーとACCの内容を交換することに
よつて数値Ｎをメモリーの提案された領域
に導入する。メモリーのフアイルアドレス
は変わらないのでｍ_Aを指定し、デイジツ
トアドレスは次の導入すべきデイジツトを
決めるためにダウンされる。導入すべき最
終デイジツトｎ_Aの値を予めn₂として決め
ておくことによつて、数値Ｎを所望全領域
に導入し終えた状態でBL＝n₂となるた
め、次のP₄をスキツプしてType1の処理を
終える。 P₄…プログラムアドレスをP₂に指定してBL＝
ＶになるまでLDIとXDの処理を繰り返
す。

【表】 ▽
P₁…メモリーの処理すべきデイジツトをフアイ
ルアドレスｍ_Bとデイジツトアドレスｎ_Cで
指定する。 P₂…ACCに数値Ｎを導入する。 P₃…メモリーとACCの内容を交換することに
よつて、数値Ｎをメモリーの指定された領
域に導入する。こうしてType2の処理を終
える。Ｘ_Dのオペランド部分は続く処理に
必要なもので、本処理には関係ない。

【表】 ▽
P₁…メモリーの処理すべき第１番目のフアイル
アドレスｍ_Cと、デイジツトアドレスｎ_Oで
指定する。 P₂…ACCに数値Ｎを導入する。 P₃…メモリーとACCの内容を交換することに
よつて数値Ｎをメモリーの指定された領域
に導入する。メモリーのフアイルアドレス
は変らないのでｍを指定し、デイジツトア
ドレスは次の導入すべきデイジツトを決め
るためにダウンされる。 P₄…P₃で処理したデイジツトが最終デイジツト
ｎ_Bであつたかどうかのチエツクで、ｎ_Bで
あつた時、デイジツトアドレスはダウンし
てｎ_Aになつているため、SKI命令のオペ
ランド部分をｎ_Aにしておくことによつて
最終デイジツトに数値Ｎを導入してP₄に進
んだ際、条件が満足し、次のアドレスP₅を
スキツプしでType3を終了する。条件が満
足しない時はP₅に進む。 P₅…プログラムアドレスをP₂に指定し、BL＝
ｎ_AになるまでP₂〜P₄の処理を繰り返え
す。 (2) あらかじめ定められた複数の異なる数値をメ
モリーの所望領域に導入する。（N₁，N₂，N₃…
→Ｘ）

【表】 ▽
P₁…メモリーの処理すべき第１番目のデイジツ
トをフアイルアドレスｍ_Aとデイジツトア
ドレスｎ_Eで指定する。 P₂…ACCに第１の定数N₁を導入する。 P₃…メモリーとACCの内容を交換することに
よつて数値N₁をメモリーの指定された領
域に導入する。メモリーのフアイルアドレ
スは変らないのでｍ_Aを指定し、デイジツ
トアドレスは次の導入すべきデイジツトを
決めるためにアツプする。 P₄…ACCに第２の定数N₂を導入する。 P₅…P₃の処理でメモリーは第２番目のデイジツ
トに指定されているため、メモリーと
ACCの内容交換によつて、第２の定数N₂
がメモリーの第２番目のデイジツトに導入
される。 P₆…〜P₉…上記と同様に処理する。

【表】 ▽
P₁…ACCに数値Ｎを導入する。 P₂…ACCに入つている数値ＮをレジスタＸに
導入する。 (3) メモリーの所望領域の内容をメモリーの他の
所望領域に転送する。（Ｘ→Ｙ）

【表】 ▽
P₁…処理すべき第１のメモリーのフアイルアド
レスをｍ_Aで指定し、処理すべき第１のデ
イジツトアドレスをｎ_Eで指定する。 P₂…第１のメモリーの所望デイジツトの内容を
ACCに導入すると共に、P₃での転送処理
に備えて、転送先の第２のメモリーのフア
イルアドレスをｍ_Bで指定する。 P₃…ACCに導入した第１のメモリーの内容を
P₂で指定した第２のメモリーの同一デイジ
ツトの内容を交換して、実質的に第１のメ
モリーの内容を第２のメモリーに転送す
る。同時にくり返してこの処理をするため
にもとの第１のメモリーのフアイルアドレ
スをｍ_Aで指定しておく。転送すべき最終
デイジツトｎ_Aの値をあらかじめn₁として
決めておくことによつて第１のメモリー内
容を全て第２のメモリーに転送し終えた状
態でBL＝n₁となるため、次のP₄をスキツ
プしてType1の処理を終える。BL＝Ｖ
（最終デイジツト）になるまではデイジツ
トアドレスを順次アツプしてP₄を介してP₂
に戻るフアイルアドレスをｍ_Aにしてお
き、第１メモリーを指定する。 P₄…プログラムアドレスをステツプP₂に指定し
て、BL＝n₁になるまでP₂とP₃の命令をく
り返し、１デイジツト毎、転送処理を進め
てゆく。

【表】 ▽
P₁…処理すべきメモリーの領域をフアイルアド
レスｍ_Aとデイジツトアドレスｎ_Cで指定す
る。 P₂…P₁で指定したメモリー領域の内容をACC
に導入すると共にP₄での転送処理に備えて
転送先のメモリーのフアイルアドレスをｍ
_Cで指定する。 P₃…転送先のメモリーのデイジツトアドレスを
指定する。P₂とP₃の処理で転送先のメモリ
ーの領域を指定する。 P₄…ACCの内容をP₂，P₃で指定されたメモリ
ーの領域を交換し、実質的に転送する。Ｘ
のオペランドは本処理には直接関係しな
い。

【表】 ▽
P₁…処理すべきメモリーの領域をフアイルアド
レスｍとデイジツトアドレスｎで指定す
る。 P₂…Ｐで指定したメモリー領域の内容をACC
に導入する。 P₃…ACCに導入されたメモリーの内容をレジ
スタＸに導入し、所望のType3の転送処理
を実行する。 (4) メモリーの所望領域の内容とメモリーの他の
所望領域との内容とを交換する。（←→）

【表】 ▽
P₁…処理すべき第１のメモリーのフアイルアド
レスをｍで指定し、処理すべき第１のデイ
ジツトアドレスをｎ_Eで指定する。 P₂…第１のメモリーの所望デイジツトの内容を
ACCに導入すると共に、ステツプP₃での
第２のメモリーとの交換処理に備えて、第
２のメモリーのフアイルアドレスをｍ_Bで
指定する。 P₃…ACCに入つている第１のメモリーの所望
デイジツトの内容と、P₂で指定された第２
のメモリーの同一デイジツトの内容を交換
すると共に、この処理でACCに転送され
た第２のメモリーの内容を第１のメモリー
に導入するために、第１のメモリーのフア
イルアドレスをｍ_Aで指定しておく。 P₄…ACCに導入された第２メモリーの内容
と、同一デイジツトの第１メモリーの内容
とを交換し、第２のメモリーの内容を第１
メモリーに転送する。P₂〜P₄の処理にてメ
モリー所望デイジツト間の内容交換を行
う。第１メモリーの指定はフアイルアドレ
スｍ_Aの指定にて継続させ、デイジツトア
ドレスをアツプさせ、次のデイジツトアド
レスを指定し、交換を各デイジツトに対し
て順次実行してゆく。なお交換すべき最終
デイジツトｎ_Aの値をあらかじめn₁として
決めておくことによつて、第１のメモリー
と、第２のメモリーの内容を全デイジツト
にわたつて交換し終えた状態でＢ_L＝n₁と
なるため、次のP₅をスキツプして、Type1
の処理を終える。 P₅…プログラムアドレスをP₂に指定し、Ｂ_L＝
n₁になるまでP₂〜P₄の命令をくり返し、１
デイジツト毎、交換処理を進めてゆく。

【表】 ▽
P₁…処理すべき第１のメモリーのフアイルアド
レスをｍ_Aで指定し、処理すべきデイジツ
トアドレスをｎ_Cで指定する。 P₂…第１のメモリーの所望デイジツトの内容を
ACCに導入すると共に、第２メモリーの
フアイルアドレスｍ_Cを指定し、内容変換
に備える。 P₃…転送先の第２メモリーのデイジツトアドレ
スｎ_Oを指定し、交換先のメモリーアドレ
スを決定する。 P₄…ACCに入つている第１メモリーの内容と
第２メモリーの内容を変換する。この時
ACCに転送される第２メモリーの内容を
第１メモリーに転送させるため再び第１メ
モリーのフアイルアドレスｍ_Bで指定す
る。 P₅…第１メモリーのデイジツトアドレスｎ_Cを
指定し、転送先の第１メモリーアドレスを
決定する。 P₆…ACCに入つている第２メモリーの内容と
第１メモリーの内容の交換を実行する。

【表】 ▽
P₁…処理すべき第１メモリーのフアイルアドレ
スをｍ_Aで指定し、処理すべきデイジツト
アドレスをｎ_Cで指定する。 P₂…第１のメモリー内容をACCに導入すると
共に、交換先に第２メモリーのフアイルア
ドレスｍ_Cで指定する。 P₃…ACCの第１メモリーの内容と、P₂で指定
された第２メモリーの内容を交換し、第１
メモリー内容を第２メモリーに導入する。
P₄での処理に備え、再び第１メモリーをフ
アイルアドレスｍ_Bで指定しておく。 P₄…ACCに導入された第２メモリーの内容と
第１メモリーの内容を交換することによつ
て第１メモリーと第２メモリーの内容交換
を実行する。

【表】 ▽
P₁…処理すべきメモリーの領域をフアイルアド
レスｍ_Aとデイジツトアドレスｎ_Cで指定す
る。 P₂…P₁で指定されたメモリーの内容をACCに
導入する。レジスタＸの内容との交換に備
え、フアイルアドレスｍ_Bを維持してお
く。 P₃…ACCに入つているメモリーの内容とレジ
スタＸの内容を交換し、レジスタＸにメモ
リーの内容を転送する。 P₄…ACCに入つているレジスタＸの内容をメ
モリーと交換することにより、レジスタＸ
の内容を実質的にメモリーに転送し、
Type4を実行させる。 (5) メモリーの所望領域にあらかじめ定められた
数値Ｎを２進加算又は減算する。

【表】 ▽
P₁…メモリーの処理すべき領域をフアイルアド
レスｍ_Bとデイジツトアドレスｎ_Cで指定す
る。 P₂…P₁…で指定されたメモリーの内容をACC
に導入する。メモリーフアイルアドレスの
指定は後に再び同じメモリーに戻すためｍ
_Bを指定しておく。 P₃…オペランドで加算すべき数値Ｎを指定し、
ACCに導入されたメモリーの内容と数値
Ｎを加算し、その結果をACCに求める。 P₄…ACCに求められた和をP₂で指定したもと
のメモリーの内容とを交換し、Type1を実
行する。

【表】 ▽
P₁…レジスタＸの内容とACCの内容を交換す
る。 P₂…オペランドで加算すべき数値Ｎを指定し、
ACCに導入されたレジスタＸの内容と数
値Ｎを加算し、その結果をACCに求め
る。 P₃…ACCに求められた和とレジスタＸの内容
を交換することによつて実質的にＸ＋Ｎ→
ＸなるType2を実行する。

【表】 ▽
P₁…第１メモリーの処理すべき領域をフアイル
アドレスｍ_Bとデイジツトアドレスｎ_Cで指
定する。 P₂…P₁で指定されたメモリーの内容をACCに
導入する。メモリーフアイルアドレスの指
定は加算結果を第２メモリーに戻すため第
２メモリーのフアイルアドレスｍ_Cを指定
しておく。 P₃…オペランドで加算すべき数値Ｎを指定し、
ACCに導入されたメモリーの内容を数値
Ｎと加算し、その結果をACCに求める。 P₄…ACCに求められた和をP₂で指定した第２
のメモリーの内容と変換し、Type3を実行
する。

【表】 ▽
P₁…処理すべきメモリーのフアイルアドレスｍ
_Bとデイジツトアドレスｎ_Cを指定する。 P₂…減算は減数の補数を被減数に加える方式
で、下位桁がないのでボローがなくＦ／
FCをセツトしておく。 P₃…ACCに減数Ｎを導入する。 P₄…減数の15の補数をとるための処理で、補数
がACCに求まる。 P₅…減算は下位桁からのボローがなければ、減
数の16の補数と被減算を加算する処理で置
換される。ボローのない状態をＣ＝１と
し、＋Ｃ＋Ｍ→ACCにて純２進の減
算が実行される。 P₆…P₅で求まつた差を同じメモリーに戻すため
ACCとメモリーを交換する。

【表】 ▽
P₆…P₅で求まつた差を第２メモリーに導入する
ため、第２メモリーのフアイルアドレスｍ
_Cとデイジツトアドレスｎ_Cを指定する。 P₇…P₆で指定された第２メモリーにACCに求
まつている差データを交換によつて転送す
る。

【表】 ▽
P₁…P₅での一時待避メモリーのアドレスをフア
イルアドレスｍ_Bとデイジツトアドレスｎ_C
で指定する。 P₂…減算は減数の補数を被減数に加える方式
で、下位桁がないのでボローがなくＦ／
FCをセツトしておく。 P₃…ACCに減数Ｎを導入する。 P₄…減数の15の補数をとるための処理で、補数
がACCに求まる。 P₅…レジスタＸの内容との演算に備え、P₁で指
示したメモリーにACCの内容を導入す
る。 P₆…レジスタＸの内容をACCとの交換にて転
送する。この処理を終えるとメモリーには
減数の15の補数、ACCにはＸの内容が入
つている。 P₇…ACC＋Ｍ＋ＣはＸ−Ｎに相当する処理で
２進の実質的な減算結果がACCに求ま
る。 P₈…ACCの内容とＸの内容を交換し、Ｘ−Ｎ
の値をＸに転送し、Type6の処理を終え
る。

【表】 ▽
P₁…処理すべきメモリーのフアイルアドレスｍ
_Bとデイジツトアドレスｎ_Cを指定する。 P₂…１デイジツト分の減算であり、減数の補数
を被減数に加える方式なのでＦ／FCをセ
ツトしておく。 P₃…ACCに被減数を導入する。 P₄…メモリーの内容（減数）とACCを交換
し、又P₇の処理に備え、メモリーフアイル
アドレスはｍ_Bのままとしておく。 P₅…ACCの減数の15の補数をとるための処理
で補数がACCに求まる。 P₆…減算は下位桁からのボローがなければ、減
数の16の補数と被減数を加算する処理で置
換される。ボローのない状態をＣ＝１と
し、＋Ｃ＋Ｍにて実質的にＮ−Ｍを
行い、ACCにその差を求める。 P₇…P₄でメモリーフアイルアドレスはそのまま
ｍ_BになつているのでACCの差がもとのメ
モリーに入り、Type7を実行し終える。

【表】 ▽
P₁…処理すべきメモリーのフアイルアドレスｍ
_Bとデイジツトアドレスｎ_Cを指定する。 P₂…P₁で指定した減数に相当する内容をACC
に導入する。P₅の処理に備え第２メモリー
のフアイルアドレスｍ_Cを指定しておく。 P₃…ACCの減数の15の補数をとるための処理
で補数がACCに求まる。 P₄…オペランドの内容は被減数に１を加えたも
のに設定しておく。これはこの減算が１デ
イジツト分のものであり、減数の補数と被
減数を加算する処理で置換される。ボロー
のない状態での一般的な補数加算はType7
の如く＋Ｃ＋Ｍであり、Ｃ＝１とし
て処理される。ADI命令ではＣがないの
で、あらかじめ＋１を行つて処理を
する。これによつてＮ−ＭのType8の減算
結果がACCに求まる。 P₅…P₄で求められた差データをP₂で指定した第
２メモリーに転送する。

【表】 ▽
P₁…（Ｍ＋１の時）ACCに２進数0001（＝
１）を導入する。 P′₁…（Ｍ−１の時）ACCに２進数1111（＝
15）を導入する。 P₂…処理すべきメモリーのフアイルアドレスｍ
_Bとデイジツトアドレスｎ_Cを指定する。 P₃…P₂で指定されたメモリーの内容とP₁又は
P′₁でACCの導入された内容を加算し、
ACCに和を導入する。P₁の場合はACC＋
１になり、P′₁の場合は実質的にACC−１
になる。 P₄…ACCに求められた結果をもとのメモリー
に転送しType9を終える。 (6) メモリーの所望領域の内容に他の領域の内容
を10進加算又は減算する。

【表】 ▽
P₁…処理すべき第１のメモリーの第１デイジツ
トをフアイルアドレスｍ_Aとデイジツトア
ドレスｎ_Eで指定する。 P₂…第１デイジツトの加算の際、下位桁からの
桁上げ処理はないため桁上Ｆ／FCをリセ
ツトしておく。 P₃…第１メモリーの所望デイジツトの内容を
ACCに導入すると共に、P₄での第２メモ
リーの内容との加算に備えて、フアイルア
ドレスに第２メモリーのｍ_Bに指定してお
く。 P₄…ACCに導入した第１メモリーの所望デイ
ジツトの内容に６を加え、P₅での加算時の
次桁への10進桁上の有無判断のために用い
る。 P₅…P₄で第１メモリーに６補正したものが
ACCに求められていて、このACCの内容
とP₃で指定した第２メモリーの同一デイジ
ツトの内容とを純２進加算し、再びACC
に導入する。この純２進加算の第４ビツト
目の加算で桁上が出た場合、P₆をスキツプ
してP₇へ進む。第４ビツト目の加算で桁上
が出ることは、10進桁上があつたことを意
味する。 P₆…P₅の加算で10進桁上が出なかつた時、P₄で
加算した６をこのステツプで減じてもとの
値に戻す。10の加算は６の減算と同じであ
る。 P₇…ACCに求まつている10進の１桁分の和を
第２メモリーに交換によつて転送すると共
に、次桁の加算に備え、デイジツトアドレ
スをアツプさせ、さらに第１メモリーをフ
アイルアドレスｍ_Aで指定しておく。加算
すべき最終デイジツトをあらかじめn₁とし
て決めておくことによつて、第１メモリー
と第２メモリーの全デイジツトの加算を終
えた状態でＢ・Ｌ＝n₁となるため、次のP₈
をスキツプしてType1の処理を終える。 P₈…プログラムアドレスP₃を指定して、BL＝
n₁になるまでP₃〜P₇の命令をくり返し、１
デイジツト毎、10進加算を進めてゆく。

【表】 ▽
P₁…処理すべき第１のメモリーの第１デイジツ
トをフアイルアドレスｍ_Aとデイジツトア
ドレスｎ_Eで指定する。 P₂…減算は減数の補数を被減数に加える方式
で、第１デイジツトの減算では下位桁から
のボローの処理がないため、Ｆ／FCをセ
ツトしておく。 P₃…第１メモリーの所望デイジツトの減数とな
る内容をACCに導入すると共に、P₅，P₇
での第２のメモリーとの処理に備えて第２
メモリフアイルアドレスｍ_Bを指定してお
く。 P₄…減数の15の補数をとるための処理である。
15の補数がACCに求められる。 P₅…減算は下位桁からのボローがなければ、減
数の16の補数と被減数を加算する処理で置
換され、下位桁からのボローがあれば減数
の15の補数と被減数との加算で置換され
る。ボローのない状態をＣ＝１とし、
＋Ｃ＋Ｍ→ACCにて純２進の減算が
実行される。このADCSKの命令実行結果
キヤリーが出ることは減算にてボローが出
なかつたことを意味するので、P₆をスキツ
プしてP₇へ進む。なお、ここでの加算はP₃
で指定した第２のメモリーとの間で行われ
るので実質的に第２メモリー−第１メモリ
ーとなる。 P₆…P₅のADCSK命令でキヤリイが出なかつた
場合、結果は16進数で求まつているため６
を減じる（10を加えるのと同等）ことによ
つて10進数に戻す。 P₇…ACCに求まつた第２メモリーと第１メモ
リーの差を第２メモリーの内容との交換に
よつて転送する。次桁の減算に備え、デイ
ジツトアドレスをアツプさせ、さらに第１
メモリーをフアイルアドレスｍ_Aで指定し
ておく。減算すべき最終デイジツトをあら
かじめn₁として決めておくことによつて、
第２メモリーと第１メモリーの減算を全デ
イジツトにわたつて終えた状態でBL＝n₁
となるため、次のP₈をスキツプしてType2
の処理を終える。 P₈…プログラムアドレスP₃を指定してBL＝n₁
になるまでP₃〜P₇の命令をくり辺し、１デ
イジツト毎、10進減算を進めてゆく。 (7) 所望領域のメモリーの内容を１デイジツトシ
フトする。

【表】 ▽
P₁…処理すべきメモリーのフアイルアドレスｍ
_Aとデイジツトアドレスｎ_Aを指定する。 P₂…０をACCに導入し、右シフトした時、最
上位デイジツトに０を入れるための準備を
する。 P₃…ACCとメモリーの内容を交換すると共に
デイジツトアドレスをダウンさせ、１デイ
ジツト下位を指定する。メモリーフアイル
アドレスはｍ_Aで変えない。次のP₄を介し
て再びP₃に戻るのでXDのくり返しを意味
する。P₂でACCに入れた０は最初のACC
←→Ｍにてメモリーの最上位デイジツトに入
り、もとの最上位デイジツトにあつた内容
はACCに入る。P₃でデイジツトアドレス
がダウンされ、P₄を介してP₃に戻つてXD
を実行した時、最上位より１デイジツト下
位が指定されているので、ACCに入つて
いるもとの最上位デイジツトの内容が１デ
イジツト下位に転送される。この時ACC
には最上位より１デイジツト下位の内容が
転送されている。最下位デイジツトをあら
かじめn₂と決めておくことによつて、上記
転送を最下位デイジツトまでくり返すと、
BL＝n₂が満足し、P₄をスキツプして終え
る。すなわち１デイジツト毎の内容が下位
デイジツトに転送され、Type1を実行す
る。 P₄…BL＝ＶになるまでP₃のXDをくり返すため
P₃に戻る。

【表】 ▽
P₁…処理すべきメモリーのフアイルアドレスｍ
_Aと最下位デイジツトｎ_Eを指定する。 P₂…０をACCに導入し、左シフトした時、最
下位デイジツトに０を入れる準備をする。 P₃…ACCとメモリーの内容を交換すると共
に、デイジツトアドレスをアツプさせ、１
デイジツト上位を指定する。メモリーフア
イルアドレスはｍ_Aで変えない。次のP₄を
介して再びP₃に戻るのでXIのくり返しを
意味する。P₂でACCに入れた０は最初の
ACC←→Ｍでメモリーの最下位デイジツト
に入り、もとの最下位デイジツトにあつた
内容はACCに入る。P₃でデイジツトアド
レスがアツプされ、P₄を介してP₃に戻つて
XIを実行した時、最下位より１デイジツ
ト上位が指定されているので、ACCに入
つているもとの最下位デイジツトの内容が
１デイジツト上位に転送される。この時
ACCには最下位より１デイジツト上位の
内容が転送されている。最上位デイジツト
をあらかじめn₁と決めておくことによつて
上記転送を最上位デイジツトまでくり返す
とBL＝n₁が満足し、P₄をスキツプして終
える。すなわち１デイジツト毎、内容が上
位デイジツトに転送され、Type2を実行す
る。 P₄…BL＝ＶになるまでP₃のXIをくり返すため
にP₃に戻る。 (8) メモリーの所望領域の１ビツトコンデイシヨ
ナルＦ／Ｆをセツト又はリセツトする。

【表】 ▽
P₁…メモリーの処理すべき領域のデイジツトを
フアイルアドレスｍ_Bとデイジツトアドレ
スｎ_Cで指定する。 P₂…P₁で指定されたメモリーのデイジツトの中
の所望ビツトＮに対して１を導入し、
Type1を実行する。

【表】 ▽
P₁…メモリーの処理すべき領域のデイジツトを
フアイルアドレスｍ_Bとデイジツトアドレ
スｎ_Cで指定する。 P₂…P₁で指定されたメモリーのデイジツトの中
の所望ビツトＮに対して０を導入し、
Type2を実行する。 (9) メモリーの所望領域の１ビツトコンデイシヨ
ナルＦ／Ｆの内容をジヤツジし、ジヤツジ結果
で次に進むプログラムアドレス（ステツプ）を
変える。

【表】 ▽
P₁…所望のコンデイシヨナルＦ／Ｆの１ビツト
の存在するフアイルアドレスｍ_Bとデイジ
ツトアドレスｎ_Cを指定する。 P₂…P₁で指定したメモリーの領域の中でＮで指
定するビツト（所望のコンデイシヨナル
Ｆ／Ｆに対応）の内容が１の場合はP₃をス
キツプしてP₄に進みオペレーシヨンOP₁を
実行する。もし所望ビツトの内容が０の場
合は、次のステツプP₃に進む。 P₃…P₂でのジヤツジでコンデイシヨナルＦ／Ｆ
が０の時、オペレーシヨンOP₂を実行する
ため、プログラムステツプをＰ_oに指定す
る。 (10) メモリーの所望領域のデイジツト内容があら
かじめ定められた数値かどうかをジヤツジし、
ジヤツジ結果で次に進むプログラムアドレス
（ステツプ）を変える。

【表】 ▽
P₁…ジヤツジすべき内容が入つているメモリー
の領域をフアイルアドレスｍ_Bとデイジツ
トアドレスｎ_Cで指定する。 P₂…P₁で指定したメモリーの内容をACCに導
入する。 P₃…ACCの内容とあらかじめ定められた数値
Ｎとを比較し、等しい時はP₄をスキツプし
てP₅へ進み、オペレーシヨンOP₁を実行す
る。もし、ACCの内容とＮが等しくない
時はP₄に進む。 P₄…プログラムアドレス（ステツプ）Ｐ_oを指
定し、Ｐ_oへジヤンプする。Ｐ_oにてオペレ
ーシヨンOP₂を実行する。 (11) メモリーの所望領域の複数デイジツトの内容
が全てあらかじめ定めた数値Ｎと等しいかどう
かをジヤツジし、ジヤツジ結果で次に進むアド
レス（ステツプ）を変える。

【表】 ▽
P₁…ジヤツジすべきメモリーの領域をフアイル
アドレスｍ_Bで指定し、第１のデイジツト
アドレスをｎ_Eで指定する。 P₂…比較したい数値ＮをACCに導入する。 P₃…ACCの比較値Ｎとメモリーの所望領域の
所望デイジツトとの内容を比較し、一致し
ている時は続くデイジツトの比較をするた
めにP₄をスキツプしてP₅へ進む。一致しな
かつた時はP₄に進む。 P₄…P₃で不一致の時はすぐオペレーシヨンを実
行するためプログラムアドレス（ステツ
プ）をＰ_oに指定しジヤンプさせる。 P₅…デイジツトアドレスに１を加えることによ
つてデイジツトアドレスをアツプさせる。
この処理はメモリーの複数デイジツトを順
次ジヤツジしていくためのもの。ジヤツジ
してゆくメモリーの最終デイジツトアドレ
スをあらかじめ（Ｖ）として決めておくこ
とによつて、上記比較を所望デイジツト間
くり返す。もし途中で不一致状態になれば
P₄を経てオペレーシヨンOP₂を実行する
が、BL＝Ｖになるまで一致し続けた場合
にはP₆をスキツプしてP₇へ進み、オペレー
シヨンOP₁を実行する。 P₇…P₅にて一致が続く時、P₃に戻つてジヤツジ
をくり返す。 (12) メモリーの所望領域の内容があらかじめ定め
た数値Ｎよりも小さいかどうかをジヤツジし、
ジヤツジ結果で、次に進むアドレス（ステツ
プ）を変える。

【表】 ▽
P₁…ジヤツジすべきメモリーのフアイルアドレ
スｍ_Bとデイジツトアドレスｎ_Cを指定す
る。 P₂…P₁で指定したメモリーの内容をACCに導
入する。 P₃…メモリーの内容と比較すべき数値をＮとす
ると、16−Ｎなる数値をオペランドで指定
し、その内容とACCのメモリー内容を加
算しACCに求める。この加算において第
４ビツトキヤリーが出るということは２進
加算結果が16を越えたことを意味する。つ
まりＭ＋（16−Ｎ）16であつたわけで、
これはＭＮでなかつたわけでP₄に進む。 P₄…ＭＮでない時、このステツプでプログラ
ムアドレスをＰ_oに指定してジヤンプし、
Ｐ_oでオペレーシヨンOP₂を実行させる。 (13) メモリーの所望領域の内容があらかじめ定
めた数値Ｎよりも大きいかどうかをジヤツジ
し、ジヤツジ結果で、次に進むプログラムアド
レス（ステツプ）を変える。

【表】 ▽
P₁…ジヤツジすべきメモリーのフアイルアドレ
スｍ_Bとデイジツトアドレスｎ_Cを指定す
る。 P₂…P₁で指定したメモリーの内容をACCに導
入する。 P₃…メモリーの内容と比較する数値をＮとす
る。15−Ｎなる数値をオペランドで指定
し、その内容とACCのメモリー内容を加
算しACCに求める。この加算で第４ビツ
トにキヤリーが出るということは２進加算
結果が16を越えたことを意味する。つまり
Ｍ＋（15−Ｎ）16であつたわけで、これ
はＭＮ＋１、すなわちＭ＞Ｎである。こ
の場合、本命令はP₄をスキツプしてP₅に進
んでオペレーシヨンOP₁を実行する。もし
キヤリーが出なければＭ＞Ｎでないわけで
P₄に進む。 P₄…Ｍ＞Ｎでない時、このステツプでプログラ
ムアドレス（ステツプ）をＰ_oに指定して
ジヤンプし、Ｐ_oでオペレーシヨンOP₂を
実行させる。 (14) メモリーの所望領域の内容を表示する。

【表】 P₁…表示体を時分割表示させるための桁選択信
号を発生させるバツフアレジスタＷの全内
容をリセツトするためにＷのビツト数n₁を
ACCに入力する。 P₂…レジスタＷの全内容を１ビツト右シフト
後、第１ビツトに０を入力する。P₃でC₄
＝１になるまでP₄を介してこれをくり返す
ことによつてＷの全内容をリセツトする。 P₃…オペランドＩ_Aを1111にすることによつて
AC＋1111がなされ、実質的にACC−１を
行う。P₁でACCにn₁を入れているのでこ
の回数くり返すことによつてACC＝０と
なつた次の1111との加算の時のみ第４ビツ
トキヤリーC₄が０になるのでこの時のみ
P₄へ進み、それ以外はP₅へスキツプする。 P₄…AC＋1111にて第４ビツトキヤリーC₄＝０
の時はＷの全内容を０にしたということで
前処理を終え、メモリーの表示ステツプの
第１アドレスP₆をジヤンプする。 P₅…ACC＋1111にて第４ビツトキヤリーC₄＝
１の時はまだＷの全内容を０にする処理を
終えていないのでP₂に戻り、Ｗへの０入力
をくり返す。 P₆…表示すべき内容の入つているメモリー領域
の第１位桁をフアイルアドレスｍ_Aとデイ
ジツトアドレスｎ_Aで指定する。 P₇…表示用桁選択信号を発生させるレジスタＷ
の内容を１ビツト右シフトさせた後、第１
ビツトに１を入れる。これにて第１桁表示
体への桁選択信号供給に備える。 P₈…指定されたメモリーの所望領域の内容を
ACCに入力する。メモリーフアイルアド
レスは変えずｍ_Aである。又次桁処理に備
え、デイジツトアドレスをダウンさせてお
く。 P₉…ACCに入つているメモリーの内容を出力
バツフアレジスタＦに転送する。レジスタ
Ｆの内容はセグメントデコーダSDに入力
され、セグメント表示用信号を発生させ
る。 P₁₀…レジスタＷの内容を外部に表示信号とし
て出力するためコンデイシヨナルＦ／
FNPに１を入れ、セツト状態にする。こ
れにて第１桁の表示体でP₉で処理したメモ
リー内容を表示する。 P₁₁…１桁分の表示時間を決めるためのカウン
ト初期値n₂をACCに入力する。 P₁₂…P₃と同じ様に実質的にACC−１を行う。
ACCが０になつた時はP₁₃へ、ACCの内容
が０でない時（C₄＝１の時）はP₁₄へスキ
ツプしてこの処理をくり返す。 P₁₃…所望表示時間をP₁₂のACCの内容カウント
で処理し、カウントを終了すると、P₁₃を
介してP₁₅へジヤンプする。このカウント
時間が１桁表示時間になる。 P₁₄…所望表示時間が経過するまではP₁₂から
P₁₃をスキツプしてP₁₄に進み、再びP₁₂に
ジヤンプし、これをくり返す。 P₁₅…NPをリセツトし、表示体への桁選択信号
の供給をストツプする。次にP₁₀で再びNP
がセツトされるまでは表示の隣接桁信号に
よる重なり表示防止に適用される。 P₁₆…次桁の表示に備え、レジスタＷを１ビツ
ト右シフトすると共に第１ビツトに０を入
れ、実質的に１ビツト下位桁にP₇で入力し
た１をシフトし、次桁選択に備える。 P₁₇…表示すべきメモリーの最終デイジツトを
終えたかどうかのチエツクで、P₈の処理で
Ｂ_L−１がなされているので、最終デイジ
ツト−１の値ｎ_Eになつたかどうかをチエ
ツクする。 P₁₈…最終デイジツトが到来していない時はP₈
に戻り、次桁の表示処理をする。 P₁₉…例えば、フラツグＦ／FFAを表示の終了
条件とすれば、Ｆ_A＝１でP₂₀をスキツプし
て一連の表示処理を終える。 P₂₀…P₁₉でＦ_A＝０ならば再び第１デイジツト
から表示処理をくり返すべくP₆にジヤンプ
する。

【表】 P₁…表示体を時分割表示させるための桁選択信
号を発生させるバツフアレジスタＷの全内
容をリセツトするために、Ｗのビツト数n₁
をACCに入力する。 P₂…レジスタＷの全内容を１ビツト右シフト
後、第１ビツトに０を入力する。P₃でC₄
＝１になるまでP₄を介してこれをくり返す
ことによつてＷの全内容をリセツトする。 P₃…オペランドＩ_Aを1111とすることによつて
AC＋1111がなされ、実質的にACC−１を
行う。P₁でACCにn₁を入れているのでこ
の回数くり返すことによつてACC＝０に
なつた次の1111との加算の時のみ第４ビツ
トキヤリーC₄が０になるので、この時の
みP₄へ進み、それ以外はP₅へスキツプす
る。 P₄…ACC＋1111にて第４ビツトキヤリーC₄＝
０の時は、Ｗの全内容を０にしたというこ
とで前処理を終え、メモリーの表示ステツ
プの第１アドレスP₆へジヤンプする。 P₅…ACC＋1111にて第４ビツトキヤリーC₄＝
１の時は、まだＷの全内容を０にする処理
を終えていないのでP₂に戻り、Ｗへの０入
力をくり返す。 P₆…表示すべき内容の入つているメモリー領域
の第１位桁の上位４ビツトをフアイルアド
レスｍ_Aとデイジツトアドレスｎ_Aで指定す
る。 P₇…指定されたメモリーの所望領域の内容を
ACCに入力する。メモリーフアイルアド
レスは変えずｍ_Aである。又デイジツトア
ドレスをダウンさせ下位４ビツトを指定す
る。 P₈…ACCの内容、すなわち上位４ビツトをテ
ンポラリーレジスタＸに転送する。 P₉…指定されたメモリーの所望領域の内容を
ACCに入力する。メモリーフアイルアド
レスは変えずｍ_Aである。又デイジツトア
ドレスをダウンさせ、次桁の上位４ビツト
を指定する。 P₁₀…ACCの内容をスタツクレジスタSAに、テ
ンポラリーレジスタＸの内容をスタツクレ
ジスタSXに導入する。 P₁₁…表示用桁選択信号を発生させるレジスタ
Ｗの内容を１ビツト右シフトさせた後、第
１ビツトに１を入れる。これにて第１桁選
択信号供給に備える。 P₁₂…レジスタＷの内容を外部に表示信号とし
て出力するためのコンデイシヨナルＦ／
FNPに１を入れセツト状態にする。これ
にて第１桁の表示体でP₁₀で処理したメモ
リー内容を表示する。 P₁₃…１桁分の表示時間を決めるためのカウン
ト初期値n₂をACCに入力する。 P₁₄…P₃と同じ様に実質的にACC−１を行う。
ACCが０になつたときはP₁₅へ、ACC≠０
の時（C₄＝１の時）はP₁₆へスキツプして
この処理をくり返す。 P₁₅…所望表示時間をP₁₄のACCの内容カウント
で処理し、カウントを終了すると、P₁₅を
介してP₁₇へジヤンプする。このカウント
時間が１桁表示時間になる。 P₁₆…所望表示時間が経過するまでは、P₁₄から
P₁₅をスキツプしてP₁₆へ進み、再びP₁₄に
ジヤンプし、これをくり返す。 P₁₇…Ｎ_Pをリセツトし、表示体への桁選択信号
の供給をストツプする。次にP₁₀で再びＮ_P
がセツトされるまでは表示の隣接桁信号に
より重なり表示防止に適要される。 P₁₈…次桁の表示に備え、レジスタＷを１ビツ
ト右シフトすると共に第１ビツトに０を入
れ、実質的に１ビツト下位桁にP₇で入力し
た１をシフトする。 P₁₉…表示すべきメモリーの最終デイジツトを
終えたかどうかのチエツクで、P₉の処理で
Ｂ_L−１がなされているので最終デイジツ
ト−１の値ｎ_Eになつたかチエツクする。 P₂₀…最終デイジツトが到来してない時はP₇に
戻り、次桁の表示処理をする。 (15) 押圧されたキースイツチの種類を判別する
もの。（表示中にキー押圧の有無チエツク）

【表】 ↓
t_０ P_３２
↓

【表】 P₁〜P₁₈…（14）で説明した表示処理である。 P₁₉…レジスタＷの全デイジツトの内容を表示
後、フラツグＦ／FFCをセツトし、キー
信号I₁〜Ｉ_oを全て１にする。 P₂₀…キー入力KN₁に接続されているキー群の
いずれかが押されていればP₃₀へジヤンプ
する。 P₂₂〜P₂₇…キー入力KN₂〜KF₂の各々に対し
て、接続されているキー群のいずれかが押
されたかどうかをジヤツジし、押されてい
なければ次のステツプをスキツプしてゆ
く。押されていればP₃₀へジヤンプする。 P₂₈…いずれのキーも押されていない場合で、
Ｆ／FFCをリセツトし、キー押圧チエツ
クを終える。 P₂₉…P₆へジヤンプして再び表示を続ける。 P₃₀…キーが押圧された時にくるステツプで、
第１のキーストローブ信号I₁発生のために
メモリーデイジツトアドレスを第１状態n₁
にする。 P₃₁…キー入力KN₁に第１キーストローブ信号I₁
が入力されたかどうかジヤツジし、入力さ
れていなければP₃₃へスキツプする。 P₃₂…キー入力KN₁に第１キーストローブ信号I₁
が入力された時で、キーの種類が判別さ
れ、Ｐ_Aにジヤンプして、この判別された
キーに対応した制御を以下行わせる。そし
てそのキー制御を終えた後はP₁へ直接ジヤ
ンプして表示を開始させる。（Ｐ_ZはP₁へジ
ヤンプさせるためのステツプ例） P₃₃〜P₃₈…第１キーストローブ信号I₁に接続さ
れているキーを順次判別、所望キーが押圧
されていればＰ_B〜Ｐ_Dへジヤンプしてそれ
のキーに対応した制御をする。 P₃₉…第１キーストローブ信号I₁に接続されて
いるキーが押されなかつた時で、第２のキ
ーストローブ信号発生のためにメモリーデ
イジツトアドレスをアツプさせる。 P₄₁〜…所望のキーストローブ信号を発生させ
るると共に、KN₁〜KF₂を順次ジヤツジ
し、押圧されたキーの種類を判別し、押圧
されたキーに対する制御をするために所望
のステツプにジヤンプする。 PA…第１のキーに対する制御ステツプ。 PX…第１のキー制御完了後P₁に戻り表示を再
開する。以上がCPU装置の主な処理動作の説明であ
る。次に本考案に係る計算機の表示動作の一例を第
６図のフローチヤート図に基づいて説明する。図において、n₁はオペレータによつてプログラ
ムされた演算を実行するステップである。n₂はハ
ルト状態となつかどうかを判別するステツプであ
り、ハルト状態でなければn₁n₂を繰返し演算を
実行する。ここでハルト状態とはプログラムの実
行途中で外部からデータを入れるステツプでデー
タが入力されるまで演算を停止している状態であ
る。ハルト状態となれば、n₂→n₃と進み、ある一定
の数値N₁をカウンタCOに入力する。カウンタ
COはRAMの一部で構成される。そしてステツプn₄でその時の演算結果（途中結
果）の内容MXを表示する。n₅でカウンタCOの内
容が０であるかどうかを判定し、CO≠０であれ
ばステツプn₆へ進み、カウンタCOの内容から１
を差引く。即ち、n₄→n₅→n₆→n₄→n₅→…をN₁＋
１回繰返し、一定時間MXを表示する。（例え
ば、５秒間）その後カウンタCOの内容が０にな
ればn₅→n₇と進み、カウンタＲに１を加算する。
カウンタＲはRAMの一部で構成される。なお、予めカウンタＲはリセツトされていて
「０」あるものとする。Ｒはハルト状態の回収を
記憶する。次にn₈ではサプレスコードCSがキヤ
ラクタメモリーMCに入力される。キヤラクタメ
モリーMCはRAMの一領域のレジスタであり、一
つの文字は８ビツトのコードとして記憶される。
又サプレスコードCSは表示部に何も表示させな
い為のコードであり、例えだ“11111111”とす
る。ステツプn₉でキヤラクターMCの一桁目に
「デ」のコードを記憶する。n₁₀でROMのプログ
ラムカウンタＰ_Lの内容に１を加えたものをプロ
グラムスタツクレジスタSPに記憶される。（イン
ストラクシヨンコードNo.54参照）これは後述する
リターン命令RIT（インストラクシヨンコードNo.
55参照）で帰り先を指定するためのものである。
次にステッブn₁₀→n₂₆と進み、１定の数値N₂を
ROM内のカウンタCOに入力する。n₂₇でキヤラ
クタメモリーMCの内容を表示する。n₂₈でカウン
タCOの内容が０になつたかどうかを判部し、CO
≠０であればステツプn₂₉へ進み、カウンタCOの
内容から１減算する。n₃₀でキー入力があつたか
どうかを判断し、キーが操作されていなければ
n₃₀→n₂₇と進む。即ちn₂₇→n₂₈→n₂₉→n₃₀→n₂₇を
N₂＋１回繰返し一定時間表示する。一定時間表
示後、n₂₈→n₃₁と進み、キヤラクタメモリーMC
の内容が表示の一桁分左シフトされる。ステツプ
n₃₂でコンデイシヨナルＦ／FA（RAMの一部）
がセツト状態かリセツト状態かを判断する。Ｆ／
FAは指示データが全てキヤラクタメモリーMC
に記憶された後にn₃₅でセツトされるものであ
り、一データ（第２図ｂ〜ｆ）の表示が終了した
か否かを判断する。今の場合、Ｆ／FAがリセツト状態であるため
n₃₂→n₃₃と進み、リターン命令（RIT）によりス
テツプn₁₁へ進む。n₁₁のステツプはn₁₀のTML命
令で記憶したROMのプログラムカウンタＰ_Lの内
容に対応するステツプである。この様に、n₉→
n₁₀→n₂₆→n₂₇→n₂₈→n₂₇→n₃₀→n₂₇→n₂₈→n₃₁→
n₃₂→n₃₃で第２図ｂの如く「デ」の表示を終了
し、n₁₁→n₁₂→n₂₆→n₂₇→n₂₈→n₂₉→n₃₀→n₂₇→n₂₈
→n₃₁→n₃₂→n₃₃で第２図ｃの如く「デー」を表示
する。以後同様に、n₁₅→n₁₆→n₂₆→n₂₇→n₂₈→n₂₉→
n₃₀→n₂₇→n₂₈→n₃₁→n₃₂→F₃₃で「データ」を表示
する。その後、n₃₃からn₁₇へ進み、RIT（リターン命
令）で戻るステツプを記憶しn₁₇→n₃₈と進む、カ
ウンタＲの内容を判別する。Ｒ＝１、即ち、最初のハルト状態でn₇でＲ＝１
となつた場合、n₃₈→₄₄と進む、キヤラクタメモ
リーMCの第１の桁に「Ａ」のコードを記憶す
る。そしてn₄₄→n₄₅→n₁₈と進み、n₁₈でリターン
命令で戻るステツプn₁₉を記憶した後、ステツプ
n₂₆へ進む。従つて、同様にn₄₄→n₄₅→n₁₈→n₂₆→
n₂₇→n₂₈→n₂₉→n₃₀→n₂₇→n₂₈→n₃₁→n₃₂→n₃₃で
「データＡ」の表示を実行する。以上の様に、キヤラクタメモリーに記憶する表
示内容をシフトさせつつ、新たに表示する文字を
１桁目に記憶させ、そのキヤラクタメモリーの内
容を表示する事により、第２図ｂからｆまでの表
示を行う。そして第２図ｆの如く、表示を終了し
た後、n₃₃のリターン命令によりステツプn₃₅へ進
む、n₃₅ではコンデイシヨナルＦ／FAがセツトさ
れ、n₃₆でキヤラクタメモリーMCの１桁目にサプ
レスコードCSが記憶される。このサプレスコー
ドCSは表示内容と表示内容とを区別するために
用いられる。ステツプn₃₇でキヤラクタメモリー
MCの全桁がサプレスコードCSを記憶しているか
どうかを判別する。（MC＝CS）これは表示が循
環し、ある表示がシフトされ、表示部の端から全
部消えた後、同じ表示内容の先頭が表示され始め
るようにするためである。今の場合、全桁がサプ
レスコードでないため、n₃₇→n₂₆へ進み、第２図
ｇの如く表示を行う。その後、n₃₁でキヤラクタ
メモリーの内容がシフトされ、n₃₆でサプレスコ
ードが記憶されるので、表示内容は表示部の左端
から消えてゆき、第２図ｉの如くキヤラクタメモ
リーの全桁がサプレスコードとなればn₃₆→n₃₇→
n₉と進み表示を繰り返す。即ち、「データーＡヲ
イレヨ」の指示が繰り返される。ここでオペレータはステツプn₁で行われる演算
のプログラムを行つたわけあるから、データＡに
対応する数値をキーから入力する。従つて、ステ
ツプn₃₀でキー入力があつたことを判断し、n₃₀→
n₁へ戻り、キー入力された数値に基づいてn₁で演
算が再開される。その後、再びハルト状態となれば、n₂→n₃と進
み、第１回目のハルト状態の場合と同様にn₄→n₅
→n₆→n₄でその時演算結果（途中結果）を一定時
間表示し、n₇でカウンタＲに１を加算する。この
場合、、Ｒ＝２となる。以後n₁₇まで第１回目のハ
ルト状態の場合と同様に進むがＲ＝２であるた
め、n₁₇→n₃₈→n₃₉→n₄₃と進み、次に入力すべき
データはＢであることを指示するため、n₄₃でＢ
のコードをキヤラクタメモリーMCに記憶する。
従つて、２回目のハルト状態では「データＢヲイ
レヨ」といつた表示となる。これと同様に３回目
のハルト状態となれば「データＣヲイレヨ」、４
回目のハルナ状態となれば「データＤヲイレヨ」
という表示が行なわれる。第７図は第６図内のサプルーチン

【式】を実行させる場合のフローチヤート図を示している。ステツプｎ_aでコンデイシ
ヨナルＦ／FB（RAMの一部）がリセツトされ、
ｎ_bでキヤラクタメモリーMCの内容が４ビツト左
シフトされる。ｎ_cでフリツプフロツプＢの判定
を行いｎ_dへ進む。ｎ_dでＦ／FBはセツトされ、
ｎ_bで再びキヤラクタメモリーMCが４ビツト左シ
フトされ、次のＦ／FBの判定でこのサブルーチ
ンを終える。キヤラクタメモリーMCの１文字の
コードは８ビツトで記憶されているため、４ビツ
トシフトを２回行うことによつて一文字分のシフ
トを行つている。第６図及び第７図のフローチヤート図の各処理
は前述したCPU装置の各処理リストの内容に基
づいて実行させることができる。ここで第３表は第６図のフローチヤート図を実
行させるための各ステツプに対するCPU装置の
処理内容との関係を示す表であり、処理リスト
NOは前述した処理リストの内容「(1)〜（15）の
それぞれに対応している。

【表】以上の様に第６図のフローチヤート図の各ステ
ツプは第３表に示したCPU装置の処理リストNO
に対応した処理内容を実行することにより達成せ
られる。なお、ステツプn₁，n₁₀，n₁₂，n₁₄，n₁₆
〜n₁₈，n₂₀，n₂₂，n₂₄，n₃₃，n₄₅については前述し
たCPU装置の説明から容易に理解できるであろ
う。次に第７図のメモリーキヤラクタMCの左シフ
トを実行させる場合の各ステツプと前記CPU装
置の処理リストNOとの関係を下表に示す。

【表】上記の様に各ステツプを処理することによつて
MC左シフトの動作を実行させることができる。本考案は上述の如く、電子式計算機等の表示制
御をインストラクシヨン命令を解読し実行する装
置、CPUを用いて行わせることが可能である。〈効果〉以上説明したように、本考案によれば、表示データを複数桁記憶できるキヤラクタメモ
リーと、表示データを記憶したキヤラクタメモリ
ーの記憶内容をシフトさせるシフト手段と、前記
キヤラクタメモリーの記憶内容を表示する表示体
とから成る電子機器において、表示データが全てキヤラクタメモリーに記憶さ
れるとセツトされるコンデイシヨナルフリツプフ
ロツプを設け、前記コンデイシヨナルフリリツプフロツプがセ
ツト状態になると、以後、前記キヤラクタメモリ
ーに対して、表示を行わないサプレスコードを入
力する入力手段と、前記シフト動作により、前記キヤラクタメモリ
ーの全桁に前記サプレスコードが記憶されたこと
を判別する判別手段と、前記判別手段により、前記キヤラクタメモリー
の全桁に前記サプレスコードが記憶されたと判別
さた場合、前記サプレスコードに代わつて、前記
表示データを前記キヤラクタメモリーに入力する
様にしたから、ある表示内容がランニング表示さ
れた表示部から全部消えた後、再び同じ表示内容
が当該表示部でランニング表示される様になり、
表示の区切りが明確で、よつて、表示内容の終了
の確認が容易で、読み間違いのない表示を得るこ
とができる。

【図面の簡単な説明】

第１図は本考案に係るプログラム計算機の一例
を図示する外観図、第２図は同計算機の表示状態
を説明するための図、第３図は同計算機の要部を
示す一例のブロツク図、第４図は同計算機の
CPU装置の一例の論理回路線図であり、第４Ａ
−４Ｄ図を含む。第５図は第４図のCPU装置と
等価な回路を図示する線図、第６図は同計算機の
表示を説明するためのフローチヤート図、第７図
はキヤラクタメモリーの左シフト動作を説明する
ためのフローチヤート図である。図中、１：表示部、３：キー入力装置、４：中
央処理装置（CPU）、５：キヤラクタジエネレー
タ、６：表示体、７：桁選択信号、８：セグメン
ト信号、RAM：ランダム・アクセス・メモリ
ー、ROM：リード・オンリー・メモリー、
ACC：アキユムレータ。

Claims

【実用新案登録請求の範囲】表示データを複数桁記憶できるキヤラクタメモ
リーと、表示データを記憶したキヤラクタメモリ
ーの記憶内容をシフトさせるシフト手段と、前記
キヤラクタメモリーの記憶内容を表示する表示部
とから成る電子機器において、表示データが全てキヤラクタメモリーに記憶さ
れるとセツトされるコンデイシヨナルフリツプフ
ロツプを設け、前記コンデイシヨナルフリツプフロツプがセツ
ト状態になると、以後、前記キヤラクタメモリー
に対して、表示を行わないサプレスコードを入力
する入力手段と、前記シフト動作により、前記キヤラクタメモリ
ーの全桁に前記サプレスコードが記憶されたこと
を判別する判別手段とを備え、前記判別手段により、前記キヤラクタメモリー
の全桁に前記サプレスコードが記憶されたと判別
された場合、前記サプレスコードに代わつて、前
記表示データを前記キヤラクタメモリーに入力す
る様にしたことを特徴とする電子機器。