JPH053614B2 - - Google Patents
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- JPH053614B2 JPH053614B2 JP58246929A JP24692983A JPH053614B2 JP H053614 B2 JPH053614 B2 JP H053614B2 JP 58246929 A JP58246929 A JP 58246929A JP 24692983 A JP24692983 A JP 24692983A JP H053614 B2 JPH053614 B2 JP H053614B2
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- multiplier
- register
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- adder
- digits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
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- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は10進乗算方式に関し、特に乗数と中間
積を同一のレジスタに納め、桁シフトのためのス
テツプを省略して演算時間を短縮できる10進乗算
方式に関するものである。
積を同一のレジスタに納め、桁シフトのためのス
テツプを省略して演算時間を短縮できる10進乗算
方式に関するものである。
従来の10進乗算方式の一つの例は第１図に示す
ように、乗数を格納するレジスタＡ、被乗数を格
納するレジスタＣ、初期値０であり演算途中の中
間積を格納する２本のレジスタＢ，Ｄ、レジスタ
Ａより乗数の１桁を切り出して加算器１とゲート
４を制御する乗数デコーダ３、および、シフタ２
とセレクタ５により行つている。すなわち、乗数
であるレジスタＡの下位から切に出した１桁の数
ｎに従い、乗数デコーダ３の制御により、加減算
器１でレジスタＢの内容Ｘと被乗数であるレジス
タＣの内容をｎ回加算し結果をレジスタＢに戻
す。これで、１桁分の乗算が行えたことになり、
順次上位の桁の乗数を行つてゆくのであるが、そ
のための桁シフトを次の様な手順で行う。該１桁
分の積はレジスタＢにあり、これを右に１桁分
（即ち４ビツト）シフタ２にてシフトして（左端
には“0000”が入る）、結果をレジスタＢにセツ
トし右端からこぼれる１桁の数ををシフトレジス
タＤの左端から与えレジスタＤの内容は順次右へ
１桁シフトする。すなわち、レジスタＢとＤを一
連のレジスタとみたとき全体を右に１桁シフト
し、中間積の上位をレジスタＢに下位をレジスタ
Ｄに納める。上記乗数より切り出した１桁ｎの回
数だけ加算する内側ループと、次桁のための上記
シフト動作をくり返す外側ループとにより乗算が
行われ、積はレジスタＢとＤにもとまる。
ように、乗数を格納するレジスタＡ、被乗数を格
納するレジスタＣ、初期値０であり演算途中の中
間積を格納する２本のレジスタＢ，Ｄ、レジスタ
Ａより乗数の１桁を切り出して加算器１とゲート
４を制御する乗数デコーダ３、および、シフタ２
とセレクタ５により行つている。すなわち、乗数
であるレジスタＡの下位から切に出した１桁の数
ｎに従い、乗数デコーダ３の制御により、加減算
器１でレジスタＢの内容Ｘと被乗数であるレジス
タＣの内容をｎ回加算し結果をレジスタＢに戻
す。これで、１桁分の乗算が行えたことになり、
順次上位の桁の乗数を行つてゆくのであるが、そ
のための桁シフトを次の様な手順で行う。該１桁
分の積はレジスタＢにあり、これを右に１桁分
（即ち４ビツト）シフタ２にてシフトして（左端
には“0000”が入る）、結果をレジスタＢにセツ
トし右端からこぼれる１桁の数ををシフトレジス
タＤの左端から与えレジスタＤの内容は順次右へ
１桁シフトする。すなわち、レジスタＢとＤを一
連のレジスタとみたとき全体を右に１桁シフト
し、中間積の上位をレジスタＢに下位をレジスタ
Ｄに納める。上記乗数より切り出した１桁ｎの回
数だけ加算する内側ループと、次桁のための上記
シフト動作をくり返す外側ループとにより乗算が
行われ、積はレジスタＢとＤにもとまる。
また、もう一つの例として、乗数より切り出し
た１桁の数ｎが大きい（例えば６以上）場合には
中間積の上位であるレジスタＢの内容Ｘから被乗
数Ｙを（10−ｎ）回減算し、１つ上の桁数の加減
算ループで１回加算を余計にする（又は１回減算
を少なくする）ことで、加減算回数を減らして、
高速化を計る方法も一般的に行われている。
た１桁の数ｎが大きい（例えば６以上）場合には
中間積の上位であるレジスタＢの内容Ｘから被乗
数Ｙを（10−ｎ）回減算し、１つ上の桁数の加減
算ループで１回加算を余計にする（又は１回減算
を少なくする）ことで、加減算回数を減らして、
高速化を計る方法も一般的に行われている。
このように、第１図の10進乗算方式では、高速
化を妨げる要因として、次の様な問題点がある。
化を妨げる要因として、次の様な問題点がある。
(i) 加減算のための内側ループと、桁ごとのシフ
トのための外側ループの二重ループで構成さ
れ、これらのループ処理が別々の処理として行
われていること。
トのための外側ループの二重ループで構成さ
れ、これらのループ処理が別々の処理として行
われていること。
(ii) 演算途中の中間積がレジスタＢとレジスタＤ
に分かれるため、桁ごとのシフトでは通常のレ
ジスタの倍の長さのレジスタ（即ちＢとＤを一
連のレジスタとして見る必要がある）のシフト
を行う必要があること。
に分かれるため、桁ごとのシフトでは通常のレ
ジスタの倍の長さのレジスタ（即ちＢとＤを一
連のレジスタとして見る必要がある）のシフト
を行う必要があること。
(iii) 最終的な結果、即ち、積も、レジスタＢとし
てレジスタＤに分かれて求まるため、これらを
合成する必要があり、後処理が多くかかるこ
と。
てレジスタＤに分かれて求まるため、これらを
合成する必要があり、後処理が多くかかるこ
と。
本発明の目的は、このような従来の問題点を解
決し、加減算のための内側ループと１桁シフトの
ための外側ループを別々に処理することなく一連
の動作として処理し、かつ乗数と中間積を同一か
つ一本のレジスタに混在させて、複数のレジスタ
に渡る積の合成を行う後処理の時間をなくして、
乗算時間を短縮できる10進乗算方式を提供するこ
とになる。
決し、加減算のための内側ループと１桁シフトの
ための外側ループを別々に処理することなく一連
の動作として処理し、かつ乗数と中間積を同一か
つ一本のレジスタに混在させて、複数のレジスタ
に渡る積の合成を行う後処理の時間をなくして、
乗算時間を短縮できる10進乗算方式を提供するこ
とになる。
上記目的を達成するために、本発明の10進乗算
方式は、乗数の符号を含めたままの有効桁数分だ
け左にシフトした被乗数を加減算における加減算
数とし、乗数の入つたレジスタをそのまま中間積
用のレジスタに兼用し、一方、加減算器の中間積
側の入口に右に４ビツト10進で代数シフトできる
プリシフタを設けて、各桁の最初の加減算にては
該プリシフタを有効にし、各桁２回目の加減算は
プリシフタを無効として加減算を行うことを特徴
としている。
方式は、乗数の符号を含めたままの有効桁数分だ
け左にシフトした被乗数を加減算における加減算
数とし、乗数の入つたレジスタをそのまま中間積
用のレジスタに兼用し、一方、加減算器の中間積
側の入口に右に４ビツト10進で代数シフトできる
プリシフタを設けて、各桁の最初の加減算にては
該プリシフタを有効にし、各桁２回目の加減算は
プリシフタを無効として加減算を行うことを特徴
としている。
以下、本発明の実施例を図面により説明する。
第２図は、本発明の一実施例を示す10進乗算方
式のブロツク図である。
式のブロツク図である。
第２図においては、乗数及び中間積を格納する
レジスタＡ、被乗数を格納するレジスタＢ、10進
の加減算器１、10進１桁右代数シフト機能を有す
プリシフタ２、レジスタＡの下方より乗数の１桁
を線１０により切り出して乗算制御を行う乗数デ
コーダ３、および＋０や−０ができるようにレジ
スタＢの出力をゼロとするためのゲート４を具備
する。
レジスタＡ、被乗数を格納するレジスタＢ、10進
の加減算器１、10進１桁右代数シフト機能を有す
プリシフタ２、レジスタＡの下方より乗数の１桁
を線１０により切り出して乗算制御を行う乗数デ
コーダ３、および＋０や−０ができるようにレジ
スタＢの出力をゼロとするためのゲート４を具備
する。
第２図の動作概要を説明する。
まず、乗算を行う２つのオペランドデータの
内、絶対値の大きい方を被乗数、小さい方を乗数
と呼ぶと、乗数はレジスタＡに格納され、被乗数
は符号を除去したのち乗数の有効桁数だけ左にシ
フトしたものがレジスタＢに格納される。このと
き、乗算結果である積が１本のレジスタに納まる
ことが前提である様な仕様の乗算では、上記被乗
数の左シフトを行つても、レジスタから有効桁が
こぼれ落ちることはない。
内、絶対値の大きい方を被乗数、小さい方を乗数
と呼ぶと、乗数はレジスタＡに格納され、被乗数
は符号を除去したのち乗数の有効桁数だけ左にシ
フトしたものがレジスタＢに格納される。このと
き、乗算結果である積が１本のレジスタに納まる
ことが前提である様な仕様の乗算では、上記被乗
数の左シフトを行つても、レジスタから有効桁が
こぼれ落ちることはない。
レジスタＡから、線１０を介して乗数の１桁を
切り出し、乗数デコーダ３ではデコードし加算器
１、プリシフタ２、ゲート４を制御する。
切り出し、乗数デコーダ３ではデコードし加算器
１、プリシフタ２、ゲート４を制御する。
乗数デコーダ３のブロツク図を第３図に、又、
デコーダ２０の動作の詳細を第４図に示す。乗数
デコーダは、上記乗数の１桁に対応する加減算の
内の最初の加減算である（＝０）か否か（＝１）
を示すグラフＨ２１と、加算を行う（＝０）か減
算を行う（＝１）かを示すフラグＳ２２と、上記
乗数の１桁で行われる加減算の残り回数（０〜
４）を記憶するカウンタＭ２３を具備する。
デコーダ２０の動作の詳細を第４図に示す。乗数
デコーダは、上記乗数の１桁に対応する加減算の
内の最初の加減算である（＝０）か否か（＝１）
を示すグラフＨ２１と、加算を行う（＝０）か減
算を行う（＝１）かを示すフラグＳ２２と、上記
乗数の１桁で行われる加減算の残り回数（０〜
４）を記憶するカウンタＭ２３を具備する。
各フラグの初期値は０、即ち、第４図の上側、
Ｈ＝０，Ｓ＝０の状態で、線１０の値に従つて、
フラグＨ２１，Ｓ２２及びカウンタＭ２３及び線
１１〜１３に値が設定される。線１１，１２，１
３により、第２図のプリシフタ２、ゲート４、加
減算器１を制御して演算0X＋０又は0X＋Ｙ又は
0X−Ｙが行われる。デコーダ２０で線１１を１
にすることにより、プリシフタ２でレジスタＡの
内容Ｘを右に１桁即ち４ビツトシフトし、左端の
空いた１桁には、10進の０（＝0000）を埋め込む。
これを記号0Xで示す。線１２は０であるときゲ
ート４をオンにし、レジスタＢの内容Ｙをそのま
ま出力し、線１２が１であるときゲート４をオフ
にして加減算器１の入力を０にする。線１３が０
のとき加減算器１で加算を行い、１であるとき
は、減算を行う。例えば、Ｈ＝０，Ｓ＝０の状態
で線１０が２のとき、デコーダ２０では線１１，
１２，１３をそれぞれ１，０，０とすることによ
り、レジスタＡの内容Ｘを１桁右へシフトして左
端に０を埋めた値0XとレジスタＢの内容Ｙを加
算し、（記号0X＋Ｙで簡単に示す）、かつ、次サ
イクルの演算のために、フラグＨ２１，Ｓ２２、
及びカウンタＭ２３をそれぞれ１，０，１に設定
する。
Ｈ＝０，Ｓ＝０の状態で、線１０の値に従つて、
フラグＨ２１，Ｓ２２及びカウンタＭ２３及び線
１１〜１３に値が設定される。線１１，１２，１
３により、第２図のプリシフタ２、ゲート４、加
減算器１を制御して演算0X＋０又は0X＋Ｙ又は
0X−Ｙが行われる。デコーダ２０で線１１を１
にすることにより、プリシフタ２でレジスタＡの
内容Ｘを右に１桁即ち４ビツトシフトし、左端の
空いた１桁には、10進の０（＝0000）を埋め込む。
これを記号0Xで示す。線１２は０であるときゲ
ート４をオンにし、レジスタＢの内容Ｙをそのま
ま出力し、線１２が１であるときゲート４をオフ
にして加減算器１の入力を０にする。線１３が０
のとき加減算器１で加算を行い、１であるとき
は、減算を行う。例えば、Ｈ＝０，Ｓ＝０の状態
で線１０が２のとき、デコーダ２０では線１１，
１２，１３をそれぞれ１，０，０とすることによ
り、レジスタＡの内容Ｘを１桁右へシフトして左
端に０を埋めた値0XとレジスタＢの内容Ｙを加
算し、（記号0X＋Ｙで簡単に示す）、かつ、次サ
イクルの演算のために、フラグＨ２１，Ｓ２２、
及びカウンタＭ２３をそれぞれ１，０，１に設定
する。
ここで線１０が２〜８の場合にはＨ＝１とな
り、その桁の加減算が１回で終了しなかつた事を
示し、次のサイクルでは、第４図の下側条件Ｈ＝
１の動作状態に入る。また、線１０が６〜９の場
合にはＳ＝１となり、その桁の加減算として減算
が行われることを示している。
り、その桁の加減算が１回で終了しなかつた事を
示し、次のサイクルでは、第４図の下側条件Ｈ＝
１の動作状態に入る。また、線１０が６〜９の場
合にはＳ＝１となり、その桁の加減算として減算
が行われることを示している。
条件Ｈ＝０，Ｓ＝１の状態は、今行う加減算
が、乗数１桁に対応する最初の加減算であるとと
もに、前桁では減算が行われた事を示している。
この状態では、線１０の値に従い、フラグＨ２
１，Ｓ２２およびカウンタＭ２３は、第４図中程
の様に設定されると同時に、演算9X＋Ｙ又は9X
−Ｙ又は9X−Ｙ又は9X−０が行われる。9Xとは、
線１１を２とすることによりプリシフタ２レジス
タＡの内容Ｘを右に１桁シフトかつ左端の空いた
１桁には10進の９（＝1001）を埋め込んだ値を意
味する。
が、乗数１桁に対応する最初の加減算であるとと
もに、前桁では減算が行われた事を示している。
この状態では、線１０の値に従い、フラグＨ２
１，Ｓ２２およびカウンタＭ２３は、第４図中程
の様に設定されると同時に、演算9X＋Ｙ又は9X
−Ｙ又は9X−Ｙ又は9X−０が行われる。9Xとは、
線１１を２とすることによりプリシフタ２レジス
タＡの内容Ｘを右に１桁シフトかつ左端の空いた
１桁には10進の９（＝1001）を埋め込んだ値を意
味する。
この状態では、前桁で減算したために今桁で余
分に１回多く加算又は１回少なく減算する必要が
あるため、線１０が１〜７の場合Ｈ＝１，５〜９
の場合Ｓ＝１となるよう動作する。
分に１回多く加算又は１回少なく減算する必要が
あるため、線１０が１〜７の場合Ｈ＝１，５〜９
の場合Ｓ＝１となるよう動作する。
条件Ｈ＝１，Ｓ＝０の状態は、乗数１桁に対応
する２回目以降の演算でかつ、加算であることを
示している。この状態では、加算の残り回数を示
すカウンタＭ２３の値に従つて、フラグを第４図
下側の様にセツトし、カウンタＭ２３の値を−１
する。又、線１１を０としてプリシフタ２でレジ
スタＡの内容Ｘをそのまま通し、線１２を０にし
てレジスタＢの内容をＹをそのまま通し、線１３
を０とすることによりこれらＸとＹを加減算器１
で加算する。これを記号Ｘ＋Ｙで示す。
する２回目以降の演算でかつ、加算であることを
示している。この状態では、加算の残り回数を示
すカウンタＭ２３の値に従つて、フラグを第４図
下側の様にセツトし、カウンタＭ２３の値を−１
する。又、線１１を０としてプリシフタ２でレジ
スタＡの内容Ｘをそのまま通し、線１２を０にし
てレジスタＢの内容をＹをそのまま通し、線１３
を０とすることによりこれらＸとＹを加減算器１
で加算する。これを記号Ｘ＋Ｙで示す。
条件Ｈ＝１，Ｓ＝１の状態は、乗数１桁の２回
目以降の演算でかつ、減算であることを示してい
る。この状態でデコーダ２０は減算の残り回数を
示すカウンタＭ２３の値に従つて、フラグを第４
図最下側の様にセツトし、カウンタＭ２３の値を
−１すると同時に、Ｘ−Ｙ即ち、第２図でレジス
タＡとレジスタＢの内容を加減算器１で減算す
る。
目以降の演算でかつ、減算であることを示してい
る。この状態でデコーダ２０は減算の残り回数を
示すカウンタＭ２３の値に従つて、フラグを第４
図最下側の様にセツトし、カウンタＭ２３の値を
−１すると同時に、Ｘ−Ｙ即ち、第２図でレジス
タＡとレジスタＢの内容を加減算器１で減算す
る。
すなわち、条件Ｈ＝１の状態ではカウンタＭ２
３の値が１以下になるまで、フラグＳに従い加算
又は減算を行つて残り１回でその桁の加減算が終
了する（即ち、Ｍ＝１）所で、Ｈ＝０とし、第４
図上中側の状態に戻る。
３の値が１以下になるまで、フラグＳに従い加算
又は減算を行つて残り１回でその桁の加減算が終
了する（即ち、Ｍ＝１）所で、Ｈ＝０とし、第４
図上中側の状態に戻る。
以上の加減算を、乗数の最上位有効桁分が終了
するまでくり返すことにより、所望の積を得るこ
とができる。
するまでくり返すことにより、所望の積を得るこ
とができる。
第２図〜第４図における乗数動作をより具体的
にするため、実例により説明する。第５図は本発
明の10進乗算方式にもとづいた乗算操作の各ステ
ツプにおけるレジスタＡ，Ｂの内容を示す図であ
る。なお、一例として、1012×902＝912824の場
合で説明する。
にするため、実例により説明する。第５図は本発
明の10進乗算方式にもとづいた乗算操作の各ステ
ツプにおけるレジスタＡ，Ｂの内容を示す図であ
る。なお、一例として、1012×902＝912824の場
合で説明する。
まず、ステツプ０は、乗数を開始するに当りレ
ジスタＡ，Ｂにセツトされた内容を示している。
簡単のため、レジスタＡ，Ｂの長さはともに４バ
イトで内容は、２進化10進コード８桁で示す。
1012＞902であるので、絶対値の小さい902を乗数
としてレジスタＡに入れる。又、最右桁の‘C'は
902が正であることを示す符号であり、これを含
めた乗数の有効桁数は４となる。従つて、絶対値
の大きい1012は左へ４桁シフトされてレジスタＢ
に入れられる。
ジスタＡ，Ｂにセツトされた内容を示している。
簡単のため、レジスタＡ，Ｂの長さはともに４バ
イトで内容は、２進化10進コード８桁で示す。
1012＞902であるので、絶対値の小さい902を乗数
としてレジスタＡに入れる。又、最右桁の‘C'は
902が正であることを示す符号であり、これを含
めた乗数の有効桁数は４となる。従つて、絶対値
の大きい1012は左へ４桁シフトされてレジスタＢ
に入れられる。
第２図の線１０は、第５図の印で示した、レ
ジスタＡの右から２桁目であり、本例の場合、最
初は‘2'である。
ジスタＡの右から２桁目であり、本例の場合、最
初は‘2'である。
ステツプでは、Ｈ＝０，Ｓ＝０、線１０＝２
であり、第４図に従つて、Ｈ＝１，Ｓ＝０，Ｍ＝
１、とすると同時に線１１，１２，１３を１，
０，０として演算0X＋Ｙを行う。即ち0X＝‘
00000902'とＹ＝‘10120000'を加算した結果の右
端に符号をつけた値‘1012090C'がレジスタＡに
入る。
であり、第４図に従つて、Ｈ＝１，Ｓ＝０，Ｍ＝
１、とすると同時に線１１，１２，１３を１，
０，０として演算0X＋Ｙを行う。即ち0X＝‘
00000902'とＹ＝‘10120000'を加算した結果の右
端に符号をつけた値‘1012090C'がレジスタＡに
入る。
ステツプでは、Ｈ＝１，Ｓ＝０，Ｍ＝１であ
り、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝０と
すると同時に線１１，１０，１３を０，０，０と
して演算Ｘ＋Ｙを行う。即ち、Ｙ＝‘1012090C'
とＹ＝‘10120000'を加算した結果に符号をつけ
た値‘2024090C'がレジスタＡに入る。
り、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝０と
すると同時に線１１，１０，１３を０，０，０と
して演算Ｘ＋Ｙを行う。即ち、Ｙ＝‘1012090C'
とＹ＝‘10120000'を加算した結果に符号をつけ
た値‘2024090C'がレジスタＡに入る。
ステツプでは、Ｈ＝０，Ｓ＝０、線１０＝０
であり、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝
０及び0X＋０を演算する。即ち0X＝‘02024096'
に符号をつけた値‘0202409C'がレジスタＡに入
る。
であり、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝
０及び0X＋０を演算する。即ち0X＝‘02024096'
に符号をつけた値‘0202409C'がレジスタＡに入
る。
ステツプでは、Ｈ＝０，Ｓ＝０、線１０＝９
であり、第４図に従つて、Ｈ＝０，Ｓ＝１，Ｍ＝
０、及び0X−Ｙを演算する。即ち、0X＝‘
00202409'からＹ＝‘10120000'を減算した結果に
符号をつけた値‘9008240C'がレジスタＡに入る。
であり、第４図に従つて、Ｈ＝０，Ｓ＝１，Ｍ＝
０、及び0X−Ｙを演算する。即ち、0X＝‘
00202409'からＹ＝‘10120000'を減算した結果に
符号をつけた値‘9008240C'がレジスタＡに入る。
ステツプでは、Ｈ＝０，Ｓ＝１、線１０＝０
であり、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝
０、及び9X＋Ｙを演算する。即ち、左端に９を
うめ込んだ9X＝‘99008240'とＹ＝‘10120000'を
加算した結果の最右端に符号を埋め込んだ値‘
0912824C'がレジスタＡに入る。
であり、第４図に従つて、Ｈ＝０，Ｓ＝０，Ｍ＝
０、及び9X＋Ｙを演算する。即ち、左端に９を
うめ込んだ9X＝‘99008240'とＹ＝‘10120000'を
加算した結果の最右端に符号を埋め込んだ値‘
0912824C'がレジスタＡに入る。
ここでレジスタＡに1012×902＝912824を得る
とができる。なお、乗算の終了は、前記符号も含
めた乗数の有効桁数回だけＨ＝０とした所、本例
では、ステツプを除く〜のステツプでＨ＝
０としており、ステツプが４回目であることを
もつて乗算終了する。
とができる。なお、乗算の終了は、前記符号も含
めた乗数の有効桁数回だけＨ＝０とした所、本例
では、ステツプを除く〜のステツプでＨ＝
０としており、ステツプが４回目であることを
もつて乗算終了する。
このように、本発明においては、乗数の有効桁
を符号まで含めて調べること、及び、毎回加減算
結果に符号を付加することにより、最後のステツ
プでレジスタＡに得られた結果は所望の符号付き
演算結果‘0912824C'となつており、従来必要だ
つたレジスタ間に渡る積の合成や符号付けを行
う、後処理のステツプを省略できる。
を符号まで含めて調べること、及び、毎回加減算
結果に符号を付加することにより、最後のステツ
プでレジスタＡに得られた結果は所望の符号付き
演算結果‘0912824C'となつており、従来必要だ
つたレジスタ間に渡る積の合成や符号付けを行
う、後処理のステツプを省略できる。
なお、本実施例では、乗数と中間積を同一のレ
ジスタに格納したが、必ずしも、同一である必要
はなく、別々のレジスタに納めても構わないこと
は言うまでもない。また、別々レジスタに格納す
ることで、乗数の切り出し、デコードと加減算と
を分離でき、本例では同一サイクルで行つていた
これらの処理を、別のサイクルで行い、ゲート遅
れ時間などを緩和する方法も容易に類推される。
ジスタに格納したが、必ずしも、同一である必要
はなく、別々のレジスタに納めても構わないこと
は言うまでもない。また、別々レジスタに格納す
ることで、乗数の切り出し、デコードと加減算と
を分離でき、本例では同一サイクルで行つていた
これらの処理を、別のサイクルで行い、ゲート遅
れ時間などを緩和する方法も容易に類推される。
以上説明したように、本発明によれば、10進乗
算方式において、乗数の各桁の値に従つて被乗数
を加減算する処理と、次桁の演算のための桁シフ
ト処理とを一連の動作で行え、かつ、中間積と乗
数を同一のレジスタに納めることができるため、
複数のレジスタを合成する後処理が省略できるの
で、演算ループを高速化するとともに、後処理も
高速化することが可能である。
算方式において、乗数の各桁の値に従つて被乗数
を加減算する処理と、次桁の演算のための桁シフ
ト処理とを一連の動作で行え、かつ、中間積と乗
数を同一のレジスタに納めることができるため、
複数のレジスタを合成する後処理が省略できるの
で、演算ループを高速化するとともに、後処理も
高速化することが可能である。
第１図は従来の10進乗算方式のブロツク図、第
２図は本発明の実施例を示す10進乗算方式のブロ
ツク図、第３図は第２図の乗算デコーダ３のブロ
ツク図、第４図は第３図のデコーダ２０の動作を
説明する表、第５図は本発明の10進乗算方式にも
とづく乗算操作を示す実例説明図である。 Ａ，Ｂ，Ｃ，Ｄ…レジスタ、１…加減算器、２
…シフタ又はプリシフタ、３…乗数デコーダ、４
…ゲート、５…セレクタ、２１…フラグＨ、２２
…フラグＳ、２３…カウンタＭ、２０…デコー
ダ。
２図は本発明の実施例を示す10進乗算方式のブロ
ツク図、第３図は第２図の乗算デコーダ３のブロ
ツク図、第４図は第３図のデコーダ２０の動作を
説明する表、第５図は本発明の10進乗算方式にも
とづく乗算操作を示す実例説明図である。 Ａ，Ｂ，Ｃ，Ｄ…レジスタ、１…加減算器、２
…シフタ又はプリシフタ、３…乗数デコーダ、４
…ゲート、５…セレクタ、２１…フラグＨ、２２
…フラグＳ、２３…カウンタＭ、２０…デコー
ダ。
Claims (1)
- 【特許請求の範囲】 １ 10進で表示された乗数の桁数と10進で表示さ
れた被乗数の桁数の和以上の桁数でもつて、加算
又は減算を行う加減算器と、 該和以上の桁数を有し、該加減算器から与えら
れる乗算の中間結果を保持し、その中間結果を次
の加算又は減算のために該加減算器に供給するレ
ジスタ１と、 シフタと、 該乗数の有効桁数以上の桁数だけ上位桁側にシ
フトされた後の該被乗数を該加減算器に供給する
手段と、 該乗数の各桁に最下位桁から定まる順に応答し
て、レジスタ１内の中間結果に該シフトされた被
乗数を各桁の値に依存する回数だけ繰返して加算
または減算する処理を実行し、該乗数の各桁につ
いての上記処理の実行後に該加減算器により得ら
れた中間結果を、一桁分下位桁側に該シフタによ
りシフトし、そのシフト後の中間結果を該乗数の
次の桁に対する上記処理で使用するように、上記
加減算器による加減算の実行を制御する手段とを
有する10進乗算装置。 ２ 該供給手段は、該乗数の桁数と該被乗数の桁
数の和以上の桁数を有し、少なくともその乗数の
有効桁数分だけ上位桁側にシフトされた該被乗数
を保持するレジスタ２と、そのシフトされた被乗
数を該加減算器に供給する手段とからなる請求項
１記載の10進乗算装置。 ３ 該シフタは、該レジスタ１と該加減算器の間
に設けられ、そのレジスタ１に保持された中間結
果をシフトして該加減算器に与えるためのシフタ
からなり、 該制御手段は、 該乗数のある桁についての上記処理の実行中に
該加減算器により得られた新たな中間結果はその
まま該レジスタ１に格納する手段と、 該乗数の次の桁に対する上記処理を開始すると
きに、該レジスタ１に保持された中間結果を一桁
分下位桁側にシフトし、そのシフト後の中間結果
を該加減算器に供給するように該シフタを制御す
る手段を有する請求項１または２記載の10進乗算
装置は ４ 互いの積を求めるべき二つのデータのうち、
桁数が小さい方が、該乗数として、該レジスタ１
にセツトされ、桁数が大きい方が、該被乗数とし
て該レジスタ３にセツトされる請求項２記載の10
進乗算装置。 ５ 該乗数は、該レジスタ１の下位側の部分に保
持され、 該加減算器は、該レジスタ１に保持された中間
結果と該乗数の組と該シフトされた被乗数に対し
て、加算又は減算を行い、 該シフタは、該乗数のある桁についての上記処
理の実行後に、その加減算器の出力に含まれる中
間結果の部分と乗数の部分の組を一桁分下位桁側
にシフトする請求項１記載の10進乗算装置。 ６ 該シフタは、該レジスタ１と該加減算器の間
に設けられ、レジスタ１に保持された中間結果お
よび乗数の組をシフトして該加減算器に与え、 該制御手段は、 該乗数のある桁についての上記処理の実行中に
該加減算器により得られた中間結果はそのまま該
レジスタ１に格納する手段と、 該乗数の次の桁に対する上記処理を開始すると
きに、該レジスタ１に保持された中間結果と乗数
の組を一桁分下位桁側にシフトするように該シフ
タを制御する手段とを有する請求項５記載の10進
乗算装置。 ７ 該レジスタ１に保持される該乗数は、その符
号部分を含み、 該シフタは、該レジスタ１に含まれた、中間結
果と、該乗数の内の符号以外の部分との組をシフ
トし、 該制御手段は、該シフタが動作するのに応じて
該レジスタ１の特定位置に表れる該乗数の次の桁
に応答するように構成されている請求項６記載の
10進乗算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246929A JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
| DE19843447729 DE3447729A1 (de) | 1983-12-28 | 1984-12-21 | Verfahren und vorrichtung zur dezimal-multiplikation |
| US06/686,692 US4745569A (en) | 1983-12-28 | 1984-12-27 | Decimal multiplier device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246929A JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140429A JPS60140429A (ja) | 1985-07-25 |
| JPH053614B2 true JPH053614B2 (ja) | 1993-01-18 |
Family
ID=17155851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246929A Granted JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745569A (ja) |
| JP (1) | JPS60140429A (ja) |
| DE (1) | DE3447729A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947364A (en) * | 1985-10-23 | 1990-08-07 | Hewlett-Packard Company | Method in a computing system for performing a multiplication |
| JPH07107664B2 (ja) * | 1987-02-13 | 1995-11-15 | 日本電気株式会社 | 乗算回路 |
| FR2738365A1 (fr) * | 1987-10-23 | 1997-03-07 | Thomson Csf | Procede et circuits pour la multiplication modulo un nombre binaire n de deux nombres binaires et leurs utilisations aux calculs d'exponentiations |
| JP2653470B2 (ja) * | 1988-05-20 | 1997-09-17 | 株式会社日立製作所 | １０進乗算装置 |
| JPH07118630B2 (ja) * | 1989-06-29 | 1995-12-18 | 三菱電機株式会社 | 乗算用信号処理回路 |
| KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
| JP2000322235A (ja) * | 1999-05-07 | 2000-11-24 | Sony Corp | 情報処理装置 |
| US7167889B2 (en) * | 2003-05-12 | 2007-01-23 | International Business Machines Corporation | Decimal multiplication for superscaler processors |
| US7136893B2 (en) * | 2003-07-10 | 2006-11-14 | International Business Machines Corporation | Decimal multiplication using digit recoding |
| US7519647B2 (en) * | 2005-02-09 | 2009-04-14 | International Business Machines Corporation | System and method for providing a decimal multiply algorithm using a double adder |
| US7475104B2 (en) * | 2005-02-09 | 2009-01-06 | International Business Machines Corporation | System and method for providing a double adder for decimal floating point operations |
| US8417761B2 (en) * | 2008-12-08 | 2013-04-09 | International Business Machines Corporation | Direct decimal number tripling in binary coded adders |
| US8495124B2 (en) * | 2010-06-23 | 2013-07-23 | International Business Machines Corporation | Decimal floating point mechanism and process of multiplication without resultant leading zero detection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053686A (ja) * | 1964-07-22 | |||
| US3500026A (en) * | 1965-09-10 | 1970-03-10 | Vyzk Ustav Matemat Stroju | Multiplication apparatus utilizing either a positive or a negative multiplier wherein form conversion at each interface of the multiplying unit is unnecessary |
| JPS5127977A (ja) * | 1974-09-03 | 1976-03-09 | Takeo Kobayashi | |
| DD119891A1 (ja) * | 1975-05-15 | 1976-05-12 | ||
| JPS54159833A (en) * | 1978-06-08 | 1979-12-18 | Hitachi Ltd | Decimal multiplier |
| JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
| JPS58119047A (ja) * | 1982-01-11 | 1983-07-15 | Hitachi Ltd | １０進乗算又は除算装置 |
| JPS58129653A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 乗算方式 |
| JPS6011927A (ja) * | 1983-07-01 | 1985-01-22 | Hitachi Ltd | １０進乗算装置 |
| JPS60247735A (ja) * | 1984-05-24 | 1985-12-07 | Nec Corp | １０進乗算回路 |
-
1983
- 1983-12-28 JP JP58246929A patent/JPS60140429A/ja active Granted
-
1984
- 1984-12-21 DE DE19843447729 patent/DE3447729A1/de active Granted
- 1984-12-27 US US06/686,692 patent/US4745569A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140429A (ja) | 1985-07-25 |
| DE3447729C2 (ja) | 1989-12-21 |
| DE3447729A1 (de) | 1985-07-18 |
| US4745569A (en) | 1988-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |