JPS6235639A - アライメント装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分計〕 本発明は複数のアライメントステージを（４Ｍ丸、各ア
ライメントステージに載置されたウェハに書き込まれた
パターンに基づいてウェハをアライメントするアライメ
ント装置に関する。

〔発明の背景〕

プローバ等の検査装置において、ウェハ上の各チップを
検査するためには、まずウェハに書き込まれたパターン
（例又は、チップ間に形成されたストリートライン）を
読取り、読取ったパターンに基づいてウェハのアライメ
ントを行う必要がある。一般にウェハのアライメントは
ローディング装置から複数のステージの何れかにウェハ
をローディングして、ステージ上のウェハのアライメン
トをそれぞれ行うという方法でなされろ。

第３図は係る従来のアライメント装置のブロック図であ
る。第３図において、５，６は所定のパターンが書き込
まれたウェハ、７，８はウェハ５゜６を載置するステー
ジ、９，１０はウェハ５，６のパターンを画像情報とし
て読取る固体撮像素子、２３、２４は中央処理装置（以
下、ＣＰＵという）、２５、２６は画像情報を記憶する
メモリ、１９．２０．２７゜２８はインターフェイス、
２１．２２はステージ２を駆動する駆動装置である。

次に、ステージ７にウェハ５が載置された場合における
従来のアライメント装置の動作について説明する。まず
、固体撮像素子９がステージ７に載置されたウェハ５の
パターンを読取ると、ＣＰＵ２３が読取ったパターンに
基づいてウェハ５のアライメントの為の演算処理を行い
、その演算結果に基づいてインターフェイス１９を介し
て駆動装置２１を駆動制御して、ウェハ５のアライメン
トを行う。なお、ステージ８にウェハ６が載置されたと
きも同様にしてウェハ６のアライメントが行われる。

ところで、ＣＰＵ２３，２４は駆動装置２１．２２の駆
動制御のみであれば多少処理速度が遅くても問題はない
が、ウェハ５，６のアライメントの為の演算処理、即ち
画像処理を行うので、処理速度の早いものが必要になる
。従って、単一のローディング装置からウェハ５，６を
供給される複数のステージを備えたアライメント装置は
、処理速度の早いＣＰＵ２３，２４を備えなくてはなら
ず、全体として装置が高価になるという問題があった。

さらに、ＣＰ　Ｕ　２３．２４を使用するためにはメモ
リ２５．２６、ＣＰＵ２３，２４と固体撮像素子９．】
０及び駆動装置２１．２２とを接続するインターフェイ
ス１９、２０．２７．２８が不可欠となるので、アライ
メント装置は一層高価になってしまうという問題があっ
た。

［発明の目的］ 本発明は上記問題点を解決するためになされたもので、
複数のアライメントステージを備え、各１ライメントス
テージに載置されたウェハに書き込まれたパターンに基
づいてウェハを１ライメントするアライメント装置をロ
ーコストで得ることを目的とする。

〔発明の概要〕

そこで、本発明ではウェハがそれぞれ載置される第１及
び第２のステージと、第１及び第２のステージに載置さ
れたウェハ上のパターンをそれぞ式読取る第１及び第２
の光電変換手段と、第１及び第２の光電変換手段が読取
った両ウェハ上のパターン情報を別々の時点で受け取っ
て、演算処理を行ない第１及び第２の演算結果をそれぞ
れ算出する単一のアライメント情報処理装置と、単一の
アライメント情報処理装置の第１及び第２の演算結果に
基づいて第１及び第２のステージをそれぞれ駆動し、両
ウェハのアライメントをそれぞれ行う第１及び第２の駆
動手段とからアライメント装置を構成する。

〔実施例〕

以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第１図は本発明に係るアライメント装置のブロック図で
ある。第１図において、１はローディング装置、２は複
数のウェハ（図示せず）が収納されたカセット、３はウ
ェハ供給アーム、４はプリアライメントステージ、５，
６は所定のパターンが書き込まれたウェハ、７，８はウ
ェハ５，６を載置するステージ（第１．第２のステージ
）である。ローディング装置１はウェハ供給アーム３が
カセット２に収納されたウェハを取出してプリアライメ
ントステージ４に載置して、プリアライメント装置（図
示せず）がプリアライメントステージ４上のウェハをオ
リエンテーションフラットを基準にプリアライメントし
、供給アーム３がステージ７．８のうち空いている方に
プリアライメントの完了したウェハを載置（ロード）す
るものである。

次に、９，１０はウェハ５，６のパターンを画像情報と
して読取る固体撮像素子（第１．第２の光電変換ｉ段）
、１世アライメント情報処理装置、１２は固体撮像素子
９又は１０が読取ったウェハ５又はウェハ６のパターン
（例えば、ストリートライン）に基づいてウェハ５又は
６をファインアライメントする為の演算処理を行う演算
処理用のＣＰＵ１１３は固体撮像素子９．ＩＯからの画
像情報を格納するメモリ、１４はインターフェイス、１
５．１６はステージ７．８を駆動する駆動手段、１７．
１８はステージ７．８の駆動制御用のＣＰＵ、　１９．
２０はインターフェイス、２１．２２は駆動装置である
。

次に、第２図に示したフローチャートを参照しながら、
本実施例の動作について説明する。

装置が起動されろと、ＣＰＵ１２は、カセット２に検査
未了のウェハが収納されているか否かを判断する（ステ
ップ１０１）。

肯定結果が得られると、ＣＰＵ、１２はブリアライメン
）・ステージ４が空いているか否かを判断する（ステッ
プ１０２）。

肯定結果が得られろと、ＣＰＵ１２はウェハ供給アーム
３を制御してカセッ１．２から検査未了のウェハを取り
出し、プリアライメントステージ４にロードする（ステ
ップ１０３）。

このローディングが完了すると、不図示のプリアライメ
ント装置はステージ４上に載置されたウェハのプリアラ
イメントを行う　（ステップ１０４）。

次に、ＣＰ　Ｕ　１２はステージ７　（第１のステージ
）が空いているか否かを判断する（ステップ１０５）。

否定結果が得られると、ＣＰＵ１２はステージ８（第２
のステージ）が空いているか否かを判断する（ステップ
１０６）。。

これら両ステップ１０５．１０６で肯定結果が得られｔ
コ場合の処理は全く同様であるので、ステップ１０５に
続く処理に登場する符号の後に、ステップ１０６に続く
処理に登場する符号を括弧付で併記して、説明の繰り返
しを避ける。

ステップ１０５　（１０６）で肯定結果が得られると、
ウニへ供給アーム３がプリアライメントの完了したウェ
ハをステージ４からステージ７　（８）にロードする（
ステップ１０７　（１０８）　）。

このロディングが完了すると、ＣＰＵ１２は、ＣＰＵ１
７（１８）に信号を送る。ＣＰＵ］７（１８）はこの信
号を受けると、インターフェイス１９（２０）を介して
駆動装置２１を起動させ、ステージ７　（８）を固体撮
像素子９（＋０１の素子配列方向と直交する方向に走査
させる。ＣＰ　Ｕ　１２はこの走査に同期してステージ
７（８）上のウェハ５　（６）のパターンを該固体撮像
素子９（１０）に読取らせ、インターフェイス１４を介
してメモリ】３にそのパターンの画像情報を格納させる
（ステップ１０９　（１１０）　）。

ウェハ５　（６）のパターン読み取りが完了すると、Ｃ
Ｐ　Ｕ　１２はメモリ１３内の画像情報すなわちつエバ
５　　（６）のパターンに基づいてウニ／Ｘ５（６）の
ファインアライメントのための演算処理を行う（ステッ
プ１１１　（１１２）　）。

この演算が完了すると、ＣＰ　Ｕ　１２はその演算結果
を駆動手段１５（１Ｂ）のＣＰＵ１７（１８）内のメモ
リに転送する（ステップ１１３　（１１４）　）。

この転送が完了すると、駆動手段１５（１８）によるウ
ェハ５（６）のファインアライメントと、それに引き続
くウェハ５　（６）の検査とが、ＣＰＵ１２の句作とは
独立して実行される。これらの動作については後述する
。

ステップ１１３　（１１４）において演算結果の転送が
完了すると、ＣＰＵ１２はステージ７にあるウェハ５の
検査が終了したか否かを判断する（ステップ！１５）。

また上記各ステップ１０１．１０２．１０６の判断で否
定結果が得られた場合も、このステップ１１５にスキッ
プすることになっている。

このステップ１１５おいて否定結果が得られると、ＣＰ
　Ｕ　１２はステージ８にあるウェハ６の検査が終了し
たか否かを判断する（ステップ１１６）。

ステップ１】５で肯定結果が得られると、ＣＰＵ１２は
ウェハ供給アーム３を制御して、ステージ７（８）から
ウェハ５　　（６）をアンロードし、カセッ１．２又は
別のカセットに移す処理が実行される（ステップ１１７
　（１１８）　）。

ステップ１１７　（１１８）が完了すると、又はステッ
プ１１Ｇの判断で否定結果が得られると、検査を要する
ウェハの検査が全て終了したかどうかを判断する（ステ
ップ１１９）。

肯定結果が得られると、ウニへの検査作業を終了させ、
否定結果が得られろと、ステップ１０１に戻る。

以上でＣＰ　Ｕ　１２が関与する処理の説明は終わった
。次にＣＰ　Ｕ　１２とは別個独立して実行される駆動
手段１５（１８）によるウェハ５　（６）のファインア
ライメントと、それに引き続くウェハ５　（６）の検査
について説明する。

ステップ１１３（１１４，）において転送されてきた演
算結果に基づいて、ＣＰＵ１７（１８）は、インターフ
ェイス１９（２０）を介して駆動装置２１（２２）を制
御し、ステージ７（８）によりウェハ５　（６）のファ
インアライメントを行う。

このアライメントが完了すると、ステージ７（８）に対
して用意された図示なきプローバ等の検査装置に制御が
移り、該検査装置がウェハ５（６）の各チップを検査し
ていく。

この検査装置は、ウェハ５と６のためにそれぞれ別個に
用意されているので、両ウェハの検査は同時に実行され
得る。

この間、ＣＰＵ］７（１８）は検査装置の検査動作と連
動して、ステージ７（８）を制御し、検査に必要な動作
を行わせる。このステージ駆動のためのプログラムは、
予めＣＰＵ１７（１８）内のメモリに格納されている。

このファインアライメントと検査の間、ＣＰＵ１２は判
断の各ステップで形成される２つのループ、すなわち＋
１５−１１６−１１９−１０１−１０２−１１５のルー
プか、１１５−１１６−１１９−１０１−１１５のルー
プを繰り返し実行している。そしてステップ１０１と１
０２の両方で共に肯定結果が得られるか、ステップ１１
５．１１６．１１９の何れかで肯定結果が得られると、
これらのループを抜は出す。

従って、検査が終了した方のステージから順次ウェハが
交換されて、新たなファインアライメント、検査が開始
される。そしてこれが要検査のウェハが無くなるまで繰
り返される。

なお、本実施例ではアライメントする為のステージを２
個としたが、これに限定される訳ではなく３個想上であ
っても良い。

〔発明の効果〕

以上説明したように本発明によれば、第１又は第２の光
電変換素子が読取ったウェハのパターンに基づいてウェ
ハのアライメントの為の演算処理を行う単一の演算処理
用のＣＰＵと、その演算結果に基づいて駆動装置を駆動
制御してウェハのアライメントを行うステージ毎に設け
られた駆動制御用のＣＰＵとに分けることにより、処理
速度の速いアライメント装置を得ることができる。

又、処理速度の速いことが要求される演算処理用のＣＰ
Ｕを１つとすることで低価格のアライメント装置を得る
ことができる。

【図面の簡単な説明】

第１図は本発明に係るアライメント装置のブロック図、
第２図は本発明に係るアライメント装置の全体の動作を
示すフローチャー１・、第３図は従来のアライメント装
置のブロック図である。 １　ローディング装置、２　カセット、３・・・ウーエ
ハ供給アーム、４　・プリアライメントステージ、５．
６　ウェハ、７，８　・ステージ、９，１０・固体撮像
素子、１トアライメント情報処理装置、１２・演算処理
用の中央処理装置（ＣＰＵ）　、１３・・メモリ、１４
・インターフェイス、１ｓ、　１ｅ駆動手段、１７、１
８は・駆動制御用のＣＰＵ、　１９．２０・・インター
フェイス、２１．２２・・駆動装置。

Claims (1)

【特許請求の範囲】
1. ウェハがそれぞれ載置される第１及び第２のステージと
   、該第１及び第２のステージに載置されたウェハ上のパ
   ターンをそれぞれ読取る第１及び第２の光電変換手段と
   、該第１及び第２の光電変換手段が読取った前記両ウェ
   ハ上のパターン情報を別々の時点で受け取って、演算処
   理を行ない第１及び第２の演算結果をそれぞれ算出する
   単一のアライメント情報処理装置と、該単一のアライメ
   ント情報処理装置の第１及び第２の演算結果に基づいて
   前記第１及び第２のステージをそれぞれ駆動し、前記両
   ウェハのアライメントをそれぞれ行う第１及び第２の駆
   動手段とを備えたことを特徴とするアライメント装置。