JPS6235697B2 - - Google Patents
Info
- Publication number
- JPS6235697B2 JPS6235697B2 JP57197261A JP19726182A JPS6235697B2 JP S6235697 B2 JPS6235697 B2 JP S6235697B2 JP 57197261 A JP57197261 A JP 57197261A JP 19726182 A JP19726182 A JP 19726182A JP S6235697 B2 JPS6235697 B2 JP S6235697B2
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- slave
- main side
- reset
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
(イ) 発明の分野
本発明はマイクロコンピユータを並設したシス
テムにおけるリセツト方式に関する。
テムにおけるリセツト方式に関する。
(ロ) 発明の背景
自動販売機等の機器のマイクロコンピユータに
よる制御を展開していくと、マイクロコンピユー
タ制御部からの入出力が非常に多くなり開発や品
質のウエイトがこの制御部に偏重するために、マ
イクロコンピユータを装着した基板の集積度が高
くなつて配線処理が面倒となるばかりか異常時に
故障箇所を検出するのに手間がかかる等の欠点が
ある。そこで機器の動作を統括して制御するメイ
ン側マイクロコンピユータに対し各機能ブロツク
毎にその端末に応じた処理を実行するスレーブ側
マイクロコンピユータを設けて構成する方法が有
効であり、しかも新たな機能アツプも図れる利点
がある。このときメイン側マイクロコンピユータ
はスレーブ側マイクロコンピユータに動作モード
を指定すると共に互いにデータの授受を行いなが
ら機器の動作を達成するが、何れかに異常を生じ
た場合いかに有効に複数個のマイクロコンピユー
タのシステムリセツトをかけるかが問題となる。
一般にかかるシステムリセツトはメイン側及びス
レーブ側の各マイクロコンピユータに異常検出手
段としてウオツチドツグタイマ回路を設け夫々異
常を生じると自己及びデータの授受を行う相手側
にリセツト信号を出力するためにシステムが高価
となつていた。
よる制御を展開していくと、マイクロコンピユー
タ制御部からの入出力が非常に多くなり開発や品
質のウエイトがこの制御部に偏重するために、マ
イクロコンピユータを装着した基板の集積度が高
くなつて配線処理が面倒となるばかりか異常時に
故障箇所を検出するのに手間がかかる等の欠点が
ある。そこで機器の動作を統括して制御するメイ
ン側マイクロコンピユータに対し各機能ブロツク
毎にその端末に応じた処理を実行するスレーブ側
マイクロコンピユータを設けて構成する方法が有
効であり、しかも新たな機能アツプも図れる利点
がある。このときメイン側マイクロコンピユータ
はスレーブ側マイクロコンピユータに動作モード
を指定すると共に互いにデータの授受を行いなが
ら機器の動作を達成するが、何れかに異常を生じ
た場合いかに有効に複数個のマイクロコンピユー
タのシステムリセツトをかけるかが問題となる。
一般にかかるシステムリセツトはメイン側及びス
レーブ側の各マイクロコンピユータに異常検出手
段としてウオツチドツグタイマ回路を設け夫々異
常を生じると自己及びデータの授受を行う相手側
にリセツト信号を出力するためにシステムが高価
となつていた。
(ハ) 発明の目的
上記点より本発明は異常検出回路をメイン側の
マイクロコンピユータに設けるだけで効果的にシ
ステムリセツトが成し得るリセツト方式を提供す
るものである。
マイクロコンピユータに設けるだけで効果的にシ
ステムリセツトが成し得るリセツト方式を提供す
るものである。
(ニ) 概要
システム全体を統括して制御するメイン側マイ
クロコンピユータと端末での処理を実行するスレ
ーブ側マイクロコンピユータとを備えて上記メイ
ン側の主導により互いの送受信用の信号線を介し
てデータを転送し合うシステムにして、上記メイ
ン側のプログラム暴走を検出する異常検出手段を
設けて且つ上記スレーブ側のリセツト端子を遅延
回路を介して上記メイン側の送信用の信号線に接
続して成り、上記メイン側がデータ転送モードを
指定したのに対し上記スレーブ側がデータ転送モ
ードとならないと、上記メイン側は送信用の信号
線に遅延回路の遅延時間より長い期間「Ｌ」の信
号を出力して上記スレーブ側をリセツトし、上記
メイン側は異常時に異常検出手段によりリセツト
され、リセツト解除後に送信用の信号線に遅延回
路の遅延時間より長い期間「Ｌ」の信号を出力し
て上記スレーブ側をリセツトする。
クロコンピユータと端末での処理を実行するスレ
ーブ側マイクロコンピユータとを備えて上記メイ
ン側の主導により互いの送受信用の信号線を介し
てデータを転送し合うシステムにして、上記メイ
ン側のプログラム暴走を検出する異常検出手段を
設けて且つ上記スレーブ側のリセツト端子を遅延
回路を介して上記メイン側の送信用の信号線に接
続して成り、上記メイン側がデータ転送モードを
指定したのに対し上記スレーブ側がデータ転送モ
ードとならないと、上記メイン側は送信用の信号
線に遅延回路の遅延時間より長い期間「Ｌ」の信
号を出力して上記スレーブ側をリセツトし、上記
メイン側は異常時に異常検出手段によりリセツト
され、リセツト解除後に送信用の信号線に遅延回
路の遅延時間より長い期間「Ｌ」の信号を出力し
て上記スレーブ側をリセツトする。
(ホ) 発明の実施例
第１図は本発明に依る回路例を示し、１はメイ
ン側のマイクロコンピユータ（以下メイン側と略
称）、２１…２oはスレーブ側のマイクロコンピユ
ータ（スレーブ側と略称）でありメイン側１と２
本の信号線で夫々接続されている。そして４は抵
抗R1及びコンデンサC1から成る積分回路で電源
Ｖccが供給され、コンパレータ５の（＋）入力端
子は抵抗R1とコンデンサC1の接続点Ａの電位が
抵抗R2，R3とにより分割されて印加され、コン
パレータ５の（−）入力端子は抵抗R4を介して
電源Ｖccが供給されるツエナーダイオード７によ
るツエナー電圧Vzが印加されている。またD1は
電源Ｖccの遮断時におけるコンデンサC1の放電用
ダイオードである。更にコンパレータ５の出力端
子はメイン側１のリセツト端子Ｒに接続され、メ
イン側１のポートP1には異常検出手段３が接続さ
れている。異常検出手段３は例えばウオツチドツ
クタイマ回路であり、メイン側１の出力ポートP1
よりプログラムの進行に伴い所定周期毎のパルス
が供給されなくなると「Ｈ」レベルの信号を接続
点Ａに出力するものである。そして各スレーブ側
２１…２oは受信端子RxDS及び送信端子TxDSを
メイン側１の送信端子TxDM1…TxDMo及び受信
端子RxDM1…RxDMoに接続されている。また各
スレーブ側２１…２oのリセツト端子Ｒはメイン
側１よりの信号線に遅延回路８及び積分回路６を
通して接続されている。遅延回路８はインバータ
１７と、＋5Vの電源とアース間に直列接続される
抵抗R5及びコンデンサC2と、保護抵抗R6とダイ
オードD2とから構成されている。ダイオードD2
はインバータ１７の出力が「Ｈ」となつたときに
コンデンサC2への充電を阻止するもので、これ
により遅延時定数は抵抗R5とコンデンサC2によ
つてのみ決まる。そして積分回路６はインバータ
１８と、＋5Vの電源とアース間に直列接続される
抵抗R7及びコンデンサC3とから構成されてい
る。
ン側のマイクロコンピユータ（以下メイン側と略
称）、２１…２oはスレーブ側のマイクロコンピユ
ータ（スレーブ側と略称）でありメイン側１と２
本の信号線で夫々接続されている。そして４は抵
抗R1及びコンデンサC1から成る積分回路で電源
Ｖccが供給され、コンパレータ５の（＋）入力端
子は抵抗R1とコンデンサC1の接続点Ａの電位が
抵抗R2，R3とにより分割されて印加され、コン
パレータ５の（−）入力端子は抵抗R4を介して
電源Ｖccが供給されるツエナーダイオード７によ
るツエナー電圧Vzが印加されている。またD1は
電源Ｖccの遮断時におけるコンデンサC1の放電用
ダイオードである。更にコンパレータ５の出力端
子はメイン側１のリセツト端子Ｒに接続され、メ
イン側１のポートP1には異常検出手段３が接続さ
れている。異常検出手段３は例えばウオツチドツ
クタイマ回路であり、メイン側１の出力ポートP1
よりプログラムの進行に伴い所定周期毎のパルス
が供給されなくなると「Ｈ」レベルの信号を接続
点Ａに出力するものである。そして各スレーブ側
２１…２oは受信端子RxDS及び送信端子TxDSを
メイン側１の送信端子TxDM1…TxDMo及び受信
端子RxDM1…RxDMoに接続されている。また各
スレーブ側２１…２oのリセツト端子Ｒはメイン
側１よりの信号線に遅延回路８及び積分回路６を
通して接続されている。遅延回路８はインバータ
１７と、＋5Vの電源とアース間に直列接続される
抵抗R5及びコンデンサC2と、保護抵抗R6とダイ
オードD2とから構成されている。ダイオードD2
はインバータ１７の出力が「Ｈ」となつたときに
コンデンサC2への充電を阻止するもので、これ
により遅延時定数は抵抗R5とコンデンサC2によ
つてのみ決まる。そして積分回路６はインバータ
１８と、＋5Vの電源とアース間に直列接続される
抵抗R7及びコンデンサC3とから構成されてい
る。
上記構成による動作を説明する。先ず電源投入
により電源電圧Ｖcc（本例では24V）は急峻に立
上り、メイン側１とスレーブ側２１…２oには所
定の動作電圧ＶDDが供給されると共に、コンパレ
ータ５にも必要な動作電圧が供給され且つ夫々の
（−）入力端子にはツエナーダイオード７による
ツエナー電圧Ｖzが印加される。一方Ａ点電位ＶA
はコンデンサC1及び抵抗R1との時定数により
徐々に上昇するためコンパレータ５は「Ｌ」レベ
ルの出力を生じて、メイン側１はリセツト端子Ｒ
が「Ｌ」のためにリセツトがかかつている。また
電源投入後、コンデンサC2は充電されてインバ
ータ１８の出力側は「Ｌ」となつており、スレー
ブ側２１…２oはリセツト端子Ｒが「Ｌ」のため
にリセツトがかかつている。しかしてＡ点電位Ｖ
Aの抵抗R2，R3による分割電圧がツエナー電圧Ｖ
zを越えるとコンパレータ５の出力が「Ｈ」とな
り、メイン側１はリセツトが解除されて入出力を
初期状態にセツトする。このとき送信端子
TxDM1…TxDMoは「Ｈ」となるために、インバ
ータ１７の出力側が「Ｌ」となつてコンデンサ
C2が放電しインバータ１８の出力側が「Ｈ」と
なる。したがつてコンデンサC3が充電されてス
レーブ側２１…２oはリセツト端子Ｒが「Ｈ」と
なるためにリセツトが解除される。
により電源電圧Ｖcc（本例では24V）は急峻に立
上り、メイン側１とスレーブ側２１…２oには所
定の動作電圧ＶDDが供給されると共に、コンパレ
ータ５にも必要な動作電圧が供給され且つ夫々の
（−）入力端子にはツエナーダイオード７による
ツエナー電圧Ｖzが印加される。一方Ａ点電位ＶA
はコンデンサC1及び抵抗R1との時定数により
徐々に上昇するためコンパレータ５は「Ｌ」レベ
ルの出力を生じて、メイン側１はリセツト端子Ｒ
が「Ｌ」のためにリセツトがかかつている。また
電源投入後、コンデンサC2は充電されてインバ
ータ１８の出力側は「Ｌ」となつており、スレー
ブ側２１…２oはリセツト端子Ｒが「Ｌ」のため
にリセツトがかかつている。しかしてＡ点電位Ｖ
Aの抵抗R2，R3による分割電圧がツエナー電圧Ｖ
zを越えるとコンパレータ５の出力が「Ｈ」とな
り、メイン側１はリセツトが解除されて入出力を
初期状態にセツトする。このとき送信端子
TxDM1…TxDMoは「Ｈ」となるために、インバ
ータ１７の出力側が「Ｌ」となつてコンデンサ
C2が放電しインバータ１８の出力側が「Ｈ」と
なる。したがつてコンデンサC3が充電されてス
レーブ側２１…２oはリセツト端子Ｒが「Ｈ」と
なるためにリセツトが解除される。
そしてメイン側１及びスレーブ側２１…２oは
各プログラムに沿つて動作し必要に応じてメイン
側１は何れかのスレーブ側２１…２oと非同期式
にて11ビツトのシリアルデータを転送し合う。本
例ではメイン側１とスレーブ側２１…２o間で１
ビツトのデータの転送所要時間は１／1200Sに設
定されており、したがつて１回のシリアルデータ
の転送には11／1200S必要とする。しかしてメイ
ン側１が何れかのスレーブ側２１…２oに対して
データ転送モードを指定しても、スレーブ側２１
…２oのプログラムが暴走しているとデータ転送
モードとならない。このような場合メイン側１は
異常発生のスレーブ側２１…２oに対応する送信
端子TxDM1…TxDMoより遅延回路８に設定した
遅延時間20msを越える期間に亘つて「Ｌ」を出
力する。前述したように１回のデータ転送には
１／1200S必要とするが、20msを越える長期間に
亘つて送信端子TxDM1…TxDMoより信号が出力
されると、これは正常のデータ転送でないことが
遅延回路８にて検出される。即ちインバータ１７
の出力側が「Ｈ」であるとコンデンサC2が充電
されるが、送信端子TxDM1…TxDMoより「Ｌ」
レベルの信号が20ms以上供給されるとインバー
タ１８の入力側が「Ｈ」となる。したがつてイン
バータ１８の出力側が「Ｌ」となるためにコンデ
ンサC3が放電し、スレーブ側２１…２oはリセツ
ト端子Ｒが「Ｌ」となるためにリセツトがかか
る。その後メイン側１が送信端子TxDM1…
TxDMoを「Ｈ」にするとコンデンサC2が放電し
インバータ１８の出力側が「Ｈ」となり、コンデ
ンサC3が充電されてスレーブ側２１…２oはリセ
ツトが解除されてプログラムの初期番地より動作
を始める。
各プログラムに沿つて動作し必要に応じてメイン
側１は何れかのスレーブ側２１…２oと非同期式
にて11ビツトのシリアルデータを転送し合う。本
例ではメイン側１とスレーブ側２１…２o間で１
ビツトのデータの転送所要時間は１／1200Sに設
定されており、したがつて１回のシリアルデータ
の転送には11／1200S必要とする。しかしてメイ
ン側１が何れかのスレーブ側２１…２oに対して
データ転送モードを指定しても、スレーブ側２１
…２oのプログラムが暴走しているとデータ転送
モードとならない。このような場合メイン側１は
異常発生のスレーブ側２１…２oに対応する送信
端子TxDM1…TxDMoより遅延回路８に設定した
遅延時間20msを越える期間に亘つて「Ｌ」を出
力する。前述したように１回のデータ転送には
１／1200S必要とするが、20msを越える長期間に
亘つて送信端子TxDM1…TxDMoより信号が出力
されると、これは正常のデータ転送でないことが
遅延回路８にて検出される。即ちインバータ１７
の出力側が「Ｈ」であるとコンデンサC2が充電
されるが、送信端子TxDM1…TxDMoより「Ｌ」
レベルの信号が20ms以上供給されるとインバー
タ１８の入力側が「Ｈ」となる。したがつてイン
バータ１８の出力側が「Ｌ」となるためにコンデ
ンサC3が放電し、スレーブ側２１…２oはリセツ
ト端子Ｒが「Ｌ」となるためにリセツトがかか
る。その後メイン側１が送信端子TxDM1…
TxDMoを「Ｈ」にするとコンデンサC2が放電し
インバータ１８の出力側が「Ｈ」となり、コンデ
ンサC3が充電されてスレーブ側２１…２oはリセ
ツトが解除されてプログラムの初期番地より動作
を始める。
斯るスレーブ側２１…２oの異常は、例えばメ
イン側１がデータ転送の準備を要求したにもかか
わらず応答が無いことで検出される。第２図はデ
ータ転送の一例を示す機能ブロツク図であり、本
例ではメイン側１より何れかのスレーブ側２へデ
ータを転送するものである。同図に於いてメイン
側１は、転送データを記憶し且つ転送モードで転
送準備信号RDY1を送信用端子TxDMを通し出力
する送信制御装置９と、転送データをシリアル変
換しクロツクパルス発生回路１０よりのクロツク
パルスCL1に同期して出力するシフトレジスタ１
１と、受信用端子RxDMに接続されるタイマ装置
１２とを備えている。またスレーブ側２は、受信
用端子RxDSへ導入される最初の「Ｌ」の信号で
セツトするフリツプフロツプ回路１３と、フリツ
プフロツプ回路１３のセツトにて一定期間応答信
号RDY2を送信用端子TxDSより出力するワンシ
ヨツト回路１４、転送データをクロツクパルス発
生回路１５よりのクロツクパルスCL2に同期して
サンプリングするサンプリング装置１６とを備え
ている。第３図にメイン側送信用端子TxDMとス
レーブ側送信用端子TxDSのフオーマツトを示し
て動作を説明する。通常、各送受信用端子
TxDM・RxDS・TxDS・RxDMはマーク状態
「Ｈ」にあるが、転送モードで送信制御装置９は
送信用端子TxDMを「Ｌ」にして転送準備信号
RDY1を出力する。したがつてフリツプフロツプ
回路１３が転送準備信号RDY1を検出してセツト
し、ワンシヨツト回路１４は一定期間送信用端子
TxDSを「Ｌ」にして応答信号RDY2を出力す
る。一方送信制御装置９は転送データをシフトレ
ジスタ１１にセツトしており、受信用端子RxDM
の「Ｈ」から「Ｌ」の立下りによりクロツクパル
ス発生回路１０が動作し、クロツクパルスCL1に
同期してシフトレジスタ１１はシフトして転送デ
ータを送信用端子TxDMより順次出力する。本例
では転送データは１ビツトのスタートビツト
「Ｌ」と８ビツトのデータキヤラクタと２ビツト
のストツプビツト「Ｈ」とから成り、そのためク
ロツクパルス発生回路１０は11個のクロツクパル
スCL1を出力するよう構成されている。そしてサ
ンプリング装置１６はフリツプフロツプ回路１３
のセツトして動作するクロツクパルス発生回路１
５のクロツクパルスCL2に同期して転送データを
サンプリングし、11ビツトの転送データのサンプ
リングを終了するとフリツプフロツプ回路１３を
リセツトしてデータ転送を終了する。しかしなが
らメイン側１が転送準備信号RDY1を出力したに
もかかわらずスレーブ側２より応答信号RDY2が
一定期間内に入力されないタイマ装置１２は異常
検知信号を出力するものである。またメイン側１
がスレーブ側２からのデータ転送を指定したにも
かかわらずスレーブ側２より応答信号若しくはデ
ータ転送を示すコードデータが送信されない場合
にメイン側１はスレーブ側２の異常を判定する。
イン側１がデータ転送の準備を要求したにもかか
わらず応答が無いことで検出される。第２図はデ
ータ転送の一例を示す機能ブロツク図であり、本
例ではメイン側１より何れかのスレーブ側２へデ
ータを転送するものである。同図に於いてメイン
側１は、転送データを記憶し且つ転送モードで転
送準備信号RDY1を送信用端子TxDMを通し出力
する送信制御装置９と、転送データをシリアル変
換しクロツクパルス発生回路１０よりのクロツク
パルスCL1に同期して出力するシフトレジスタ１
１と、受信用端子RxDMに接続されるタイマ装置
１２とを備えている。またスレーブ側２は、受信
用端子RxDSへ導入される最初の「Ｌ」の信号で
セツトするフリツプフロツプ回路１３と、フリツ
プフロツプ回路１３のセツトにて一定期間応答信
号RDY2を送信用端子TxDSより出力するワンシ
ヨツト回路１４、転送データをクロツクパルス発
生回路１５よりのクロツクパルスCL2に同期して
サンプリングするサンプリング装置１６とを備え
ている。第３図にメイン側送信用端子TxDMとス
レーブ側送信用端子TxDSのフオーマツトを示し
て動作を説明する。通常、各送受信用端子
TxDM・RxDS・TxDS・RxDMはマーク状態
「Ｈ」にあるが、転送モードで送信制御装置９は
送信用端子TxDMを「Ｌ」にして転送準備信号
RDY1を出力する。したがつてフリツプフロツプ
回路１３が転送準備信号RDY1を検出してセツト
し、ワンシヨツト回路１４は一定期間送信用端子
TxDSを「Ｌ」にして応答信号RDY2を出力す
る。一方送信制御装置９は転送データをシフトレ
ジスタ１１にセツトしており、受信用端子RxDM
の「Ｈ」から「Ｌ」の立下りによりクロツクパル
ス発生回路１０が動作し、クロツクパルスCL1に
同期してシフトレジスタ１１はシフトして転送デ
ータを送信用端子TxDMより順次出力する。本例
では転送データは１ビツトのスタートビツト
「Ｌ」と８ビツトのデータキヤラクタと２ビツト
のストツプビツト「Ｈ」とから成り、そのためク
ロツクパルス発生回路１０は11個のクロツクパル
スCL1を出力するよう構成されている。そしてサ
ンプリング装置１６はフリツプフロツプ回路１３
のセツトして動作するクロツクパルス発生回路１
５のクロツクパルスCL2に同期して転送データを
サンプリングし、11ビツトの転送データのサンプ
リングを終了するとフリツプフロツプ回路１３を
リセツトしてデータ転送を終了する。しかしなが
らメイン側１が転送準備信号RDY1を出力したに
もかかわらずスレーブ側２より応答信号RDY2が
一定期間内に入力されないタイマ装置１２は異常
検知信号を出力するものである。またメイン側１
がスレーブ側２からのデータ転送を指定したにも
かかわらずスレーブ側２より応答信号若しくはデ
ータ転送を示すコードデータが送信されない場合
にメイン側１はスレーブ側２の異常を判定する。
またメイン側１自身に異常を生じるとウオツチ
ドツグタイマ回路３より一定期間「Ｌ」のリセツ
ト信号が生じ、Ａ点電位ＶAの抵抗R2，R3による
分割電圧がツエナー電圧Ｖzを割るためにコンパ
レータ５は「Ｌ」を出力する。したがつて一定期
間メイン側１はリセツト状態となる。そしてリセ
ツトの解除後、メイン側１は入出力を初期状態に
セツトした後プログラムの初期番地より処理を開
始する。またメイン側１は処理の最初のフローで
送信端子TxDM1…TxDMoより上記期間に亘り
「Ｌ」を出力してスレーブ側２１…２oを一旦リセ
ツトし、リセツト解除後スレーブ側２１…２oは
プログラムの初期番地より処理を開始する。
ドツグタイマ回路３より一定期間「Ｌ」のリセツ
ト信号が生じ、Ａ点電位ＶAの抵抗R2，R3による
分割電圧がツエナー電圧Ｖzを割るためにコンパ
レータ５は「Ｌ」を出力する。したがつて一定期
間メイン側１はリセツト状態となる。そしてリセ
ツトの解除後、メイン側１は入出力を初期状態に
セツトした後プログラムの初期番地より処理を開
始する。またメイン側１は処理の最初のフローで
送信端子TxDM1…TxDMoより上記期間に亘り
「Ｌ」を出力してスレーブ側２１…２oを一旦リセ
ツトし、リセツト解除後スレーブ側２１…２oは
プログラムの初期番地より処理を開始する。
(ヘ) 効果
本発明に依ると、メイン側マイクロコンピユー
タに対して各端末毎に複数のスレーブ側マイクロ
コンピユータを備えたシステムに於いて、リセツ
トもメイン側の主導にて達成するためにスレーブ
側に夫々異常検出手段が設ける必要がなくシステ
ムが安価となる。しかもデータ送信の信号線を利
用してメイン側はスレーブ側をリセツトするため
に特別なリセツト用の信号線を必要としない。
タに対して各端末毎に複数のスレーブ側マイクロ
コンピユータを備えたシステムに於いて、リセツ
トもメイン側の主導にて達成するためにスレーブ
側に夫々異常検出手段が設ける必要がなくシステ
ムが安価となる。しかもデータ送信の信号線を利
用してメイン側はスレーブ側をリセツトするため
に特別なリセツト用の信号線を必要としない。
第１図は本発明に依る回路例を示す図、第２図
はメイン側よりスレーブ側へデータ転送する場合
の機能ブロツク図、第３図はメイン側よりスレー
ブ側へデータ転送する場合の各送信用端子TxDM
及びTxDSのフオーマツトを示す図である。 １…メイン側マイクロコンピユータ、２１〜２
o…スレーブ側マイクロコンピユータ、３…異常
検出手段、８…遅延回路。
はメイン側よりスレーブ側へデータ転送する場合
の機能ブロツク図、第３図はメイン側よりスレー
ブ側へデータ転送する場合の各送信用端子TxDM
及びTxDSのフオーマツトを示す図である。 １…メイン側マイクロコンピユータ、２１〜２
o…スレーブ側マイクロコンピユータ、３…異常
検出手段、８…遅延回路。
Claims (1)
- １ システム全体を統括して制御するメイン側マ
イクロコンピユータと端末での処理を実行するス
レーブ側マイクロコンピユータとを備えて前記メ
イン側マイクロコンピユータの主導により互いの
送受信用の信号線を介してデータを転送し合うシ
ステムにして、前記メイン側マイクロコンピユー
タの異常を検出する異常検出手段を設けると共
に、前記メイン側マイクロコンピユータにはデー
タ転送モードの指定にもかかわらず前記スレーブ
側マイクロコンピユータがデータ転送モードにな
らないと該スレーブ側マイクロコンピユータを異
常と判定する機能を設け、該スレーブ側マイクロ
コンピユータのリセツト端子は遅延回路を介して
前記メイン側マイクロコンピユータの送信用の前
記信号線に接続して成り、前記メイン側マイクロ
コンピユータは前記スレーブ側マイクロコンピユ
ータの異常検出により送信用の前記信号線に前記
遅延回路の遅延時間より長い期間信号を出力して
前記スレーブ側マイクロコンピユータをリセツト
し、前記メイン側マイクロコンピユータは異常時
に前記異常検出手段によりリセツトされるリセツ
ト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197261A JPS5987558A (ja) | 1982-11-09 | 1982-11-09 | リセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197261A JPS5987558A (ja) | 1982-11-09 | 1982-11-09 | リセツト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987558A JPS5987558A (ja) | 1984-05-21 |
| JPS6235697B2 true JPS6235697B2 (ja) | 1987-08-03 |
Family
ID=16371518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197261A Granted JPS5987558A (ja) | 1982-11-09 | 1982-11-09 | リセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987558A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967377A (en) * | 1981-12-10 | 1990-10-30 | Canon Kabushiki Kaisha | Control system using computers and having an initialization function |
| US4803682A (en) * | 1985-03-04 | 1989-02-07 | Sanyo Electric Co., Ltd. | Resetting system |
-
1982
- 1982-11-09 JP JP57197261A patent/JPS5987558A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987558A (ja) | 1984-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5644700A (en) | Method for operating redundant master I/O controllers | |
| JP2738106B2 (ja) | 多重通信制御装置 | |
| JPS62247436A (ja) | コンピユ−タ診断システム | |
| EP0194673B1 (en) | Multiplex transmission system | |
| US5021777A (en) | Mode-selectable communications system | |
| CA1279710C (en) | Monitoring device for monitoring the operating states of telecommunications transmission devices | |
| US4371926A (en) | Input/output information indication system | |
| JPS6235697B2 (ja) | ||
| US4590924A (en) | Endoscope system | |
| JPH0448013B2 (ja) | ||
| KR100306349B1 (ko) | 데이타통신시스템과그시스템을위한장치 | |
| JPH0319996B2 (ja) | ||
| JPS5979326A (ja) | リセツト方式 | |
| JP2752760B2 (ja) | 電源制御方式 | |
| JP3057539B2 (ja) | 通信エミュレータ装置 | |
| JPS6135739B2 (ja) | ||
| JPS6340079B2 (ja) | ||
| CN109634906B (zh) | 一种ic通信系统和方法 | |
| JP3252556B2 (ja) | 通信装置 | |
| JPS6394394A (ja) | マスタ−スレ−ブ方式の自動販売機の制御装置 | |
| JPH0124397B2 (ja) | ||
| JP3051873B2 (ja) | データ衝突検出装置 | |
| KR100225043B1 (ko) | 인터럽트를 이용한 다중 직렬통신방법 및 직렬통신장치 | |
| JP2939666B2 (ja) | バス障害判定方式 | |
| JP2614926B2 (ja) | 電源制御システム |