JPH0448013B2 - - Google Patents
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- JPH0448013B2 JPH0448013B2 JP58156163A JP15616383A JPH0448013B2 JP H0448013 B2 JPH0448013 B2 JP H0448013B2 JP 58156163 A JP58156163 A JP 58156163A JP 15616383 A JP15616383 A JP 15616383A JP H0448013 B2 JPH0448013 B2 JP H0448013B2
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- Japan
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- circuit
- signal
- power supply
- monitoring
- power
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- General Physics & Mathematics (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
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- Maintenance And Management Of Digital Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多重信号伝送システムのフエイルセイ
フ回路に係り、特に送信回路と受信回路との間で
データの送受を行うシステムのフエイルセルフ回
路に関する。
フ回路に係り、特に送信回路と受信回路との間で
データの送受を行うシステムのフエイルセルフ回
路に関する。
従来より、入力信号を信号処理する送信回路か
ら伝送ラインを介してデイジタル信号を受信回路
に送信し、受信回路で信号処理してデイスプレイ
装置等に出力するデイジタル回路が知られてい
る。かかるデイジタル回路においては、電源投入
時にフリツプフロツプ等の素子がリセツトされて
初期設定されるように構成されているが、回路が
誤動作すると正常状態に復帰することができな
い、という問題があつた。
ら伝送ラインを介してデイジタル信号を受信回路
に送信し、受信回路で信号処理してデイスプレイ
装置等に出力するデイジタル回路が知られてい
る。かかるデイジタル回路においては、電源投入
時にフリツプフロツプ等の素子がリセツトされて
初期設定されるように構成されているが、回路が
誤動作すると正常状態に復帰することができな
い、という問題があつた。
本発明は上記問題点を解消すべく成されたもの
で、伝送ラインの信号不通や送受信回路の誤動作
が発生したとき回路を正常状態に復帰させるフエ
イルセイフ回路を提供することを目的とする。
で、伝送ラインの信号不通や送受信回路の誤動作
が発生したとき回路を正常状態に復帰させるフエ
イルセイフ回路を提供することを目的とする。
上記目的を達成するために本発明は、
電源回路を有してなり、該電源回路の電源が投
入されることにより初期設定され、入力される信
号を処理して監視用ビツトを有するデイジタル信
号を送信する送信回路と、 電源回路を有してなり、該電源回路の電源が投
入されることにより初期設定され、前記デイジタ
ル信号を受信する受信回路と、 前記受信回路により受信されたデイジタル信号
の監視用ビツトに信号が検出されないとき、前記
各電源回路の電源を一旦遮断して再投入する信号
監視回路と、 を設けたものである。
入されることにより初期設定され、入力される信
号を処理して監視用ビツトを有するデイジタル信
号を送信する送信回路と、 電源回路を有してなり、該電源回路の電源が投
入されることにより初期設定され、前記デイジタ
ル信号を受信する受信回路と、 前記受信回路により受信されたデイジタル信号
の監視用ビツトに信号が検出されないとき、前記
各電源回路の電源を一旦遮断して再投入する信号
監視回路と、 を設けたものである。
本発明によれば、監視用ビツトの信号が検出さ
れないとき電源が遮断された後再投入されて回路
内のデータが初期値に設定される。
れないとき電源が遮断された後再投入されて回路
内のデータが初期値に設定される。
従つて本発明によれば、送受信回路が誤動作し
たときに送受信回路を初期状態にして正常動作状
態に復帰させることができる、という効果が得ら
れる。
たときに送受信回路を初期状態にして正常動作状
態に復帰させることができる、という効果が得ら
れる。
以下図面を参照し本発明の実施例を詳細に説明
する。第１図は、車両用多重信号伝送システムに
本発明を適用した場合の実施例を示すものであ
る。
する。第１図は、車両用多重信号伝送システムに
本発明を適用した場合の実施例を示すものであ
る。
送信回路１０は、入力信号を処理する入力信号
処理回路１２と、入力信号処理回路１２から出力
されるパラレル信号をシリアル信号に変換するパ
ラレル−シリアル（Ｐ／Ｓ）変換回路１４と、電
源回路１６とを含んで構成されている。電源回路
１６は、イグニツシヨンスイツチ２を介して車両
搭載バツテリ４に接続され、Ｐ／Ｓ変換回路１４
は、シリアル信号伝送ライン６を介して受信回路
２０のシリアル−パラレル（Ｓ／Ｐ）変換回路２
２に接続されている。また、電源回路１６は、入
力信号処理回路１２およびＰ／Ｓ変換回路１４に
電源を供給するよう接続されている。
処理回路１２と、入力信号処理回路１２から出力
されるパラレル信号をシリアル信号に変換するパ
ラレル−シリアル（Ｐ／Ｓ）変換回路１４と、電
源回路１６とを含んで構成されている。電源回路
１６は、イグニツシヨンスイツチ２を介して車両
搭載バツテリ４に接続され、Ｐ／Ｓ変換回路１４
は、シリアル信号伝送ライン６を介して受信回路
２０のシリアル−パラレル（Ｓ／Ｐ）変換回路２
２に接続されている。また、電源回路１６は、入
力信号処理回路１２およびＰ／Ｓ変換回路１４に
電源を供給するよう接続されている。
受信回路２０は、シリアル信号をパラレル信号
に変換するＳ／Ｐ変換回路２２と、Ｓ／Ｐ変換回
路２２から出力されるパラレル信号を処理して出
力信号として出力する出力信号処理回路２４と、
イグニツシヨンスイツチ２を介してバツテリ４に
接続された電源回路２６と、信号監視回路２８
と、電源再投入回路３０とを含んで構成されてい
る。電源回路２６は、Ｓ／Ｐ変換回路２２、出力
信号処理回路２４、信号監視回路２８および電源
再投入回路３に電源を供給するように接続されて
いる。信号監視回路２８の入力端はＳ／Ｐ変換回
路２２の−出力端に接続され、その出力端は電源
再投入回路３０に接続されており、信号監視回路
２８は、監視用ビツトとして割り当てられたシリ
アル信号の特定ビツトの信号が入力されないとき
所定幅のハイレベルの信号を出力する。電源再投
入回路３０は、電源回路１６および電源回路２６
に接続され、信号監視回路２６の出力が立上つた
ときに所定幅のハイレベルの信号を出力し、この
所定幅の間電源回路１６，２６から供給される電
源を遮断する。
に変換するＳ／Ｐ変換回路２２と、Ｓ／Ｐ変換回
路２２から出力されるパラレル信号を処理して出
力信号として出力する出力信号処理回路２４と、
イグニツシヨンスイツチ２を介してバツテリ４に
接続された電源回路２６と、信号監視回路２８
と、電源再投入回路３０とを含んで構成されてい
る。電源回路２６は、Ｓ／Ｐ変換回路２２、出力
信号処理回路２４、信号監視回路２８および電源
再投入回路３に電源を供給するように接続されて
いる。信号監視回路２８の入力端はＳ／Ｐ変換回
路２２の−出力端に接続され、その出力端は電源
再投入回路３０に接続されており、信号監視回路
２８は、監視用ビツトとして割り当てられたシリ
アル信号の特定ビツトの信号が入力されないとき
所定幅のハイレベルの信号を出力する。電源再投
入回路３０は、電源回路１６および電源回路２６
に接続され、信号監視回路２６の出力が立上つた
ときに所定幅のハイレベルの信号を出力し、この
所定幅の間電源回路１６，２６から供給される電
源を遮断する。
次に上記実施例の動作を第２図を参照して詳細
に説明する。いま、シリアル信号伝送ライン６に
ビツトD1〜D3を有するシリアル信号ａが伝送さ
れており、ビツトD3が監視用ビツトであるもの
とする。Ｓ／Ｐ変換回路２２はシリアル信号ａを
パラレル信号に変換し、ビツトD3に対応するパ
ラレル信号ｂを信号監視回路２６に入力する。こ
こで、ビツトD3すなわち監視用ビツトに対応す
るパラレル信号がＳ／Ｐ変換回路２２から出力さ
れない場合、従つてパラレル信号ｂが立下つた場
合には、信号監視回路２６から所定幅のハイレベ
ル信号ｃが出力される。電源再投入回路３０は、
ハイレベル信号ｃの立上りから所定時間ハイレベ
ルになるリセツト信号ｄを出力する。そして、電
源回路２６はリセツト信号ｄが立上つたとき電源
の供給を停止し、リセツト信号ｄが立下つたとき
電源を再投入する。また、同様に、電源回路１６
はリセツト信号ｄが立上つたとき電源の供給を停
止し、リセツト信号ｄが立下つたとき電源を再投
入する。この結果、電源再投入時に送信回路およ
び受信回路のデータが初期状態に設定される。
に説明する。いま、シリアル信号伝送ライン６に
ビツトD1〜D3を有するシリアル信号ａが伝送さ
れており、ビツトD3が監視用ビツトであるもの
とする。Ｓ／Ｐ変換回路２２はシリアル信号ａを
パラレル信号に変換し、ビツトD3に対応するパ
ラレル信号ｂを信号監視回路２６に入力する。こ
こで、ビツトD3すなわち監視用ビツトに対応す
るパラレル信号がＳ／Ｐ変換回路２２から出力さ
れない場合、従つてパラレル信号ｂが立下つた場
合には、信号監視回路２６から所定幅のハイレベ
ル信号ｃが出力される。電源再投入回路３０は、
ハイレベル信号ｃの立上りから所定時間ハイレベ
ルになるリセツト信号ｄを出力する。そして、電
源回路２６はリセツト信号ｄが立上つたとき電源
の供給を停止し、リセツト信号ｄが立下つたとき
電源を再投入する。また、同様に、電源回路１６
はリセツト信号ｄが立上つたとき電源の供給を停
止し、リセツト信号ｄが立下つたとき電源を再投
入する。この結果、電源再投入時に送信回路およ
び受信回路のデータが初期状態に設定される。
なお、上記では信号監視回路２８の入力端を
Ｓ／Ｐ変換回路２２の一出力端に接続した例につ
いて説明したが、本発明はこれに限定されるもの
ではなく、第１図に破線で示すように信号監視回
路２６の入力端を信号伝送ライン６に接続した
り、第１図に一点鎖線で示すように出力信号処理
回路２４の一出力端に接続して、監視用ビツトの
信号を検出することも可能である。
Ｓ／Ｐ変換回路２２の一出力端に接続した例につ
いて説明したが、本発明はこれに限定されるもの
ではなく、第１図に破線で示すように信号監視回
路２６の入力端を信号伝送ライン６に接続した
り、第１図に一点鎖線で示すように出力信号処理
回路２４の一出力端に接続して、監視用ビツトの
信号を検出することも可能である。
次に１つの送信回路から複数の受信回路に信号
を伝送する実施例について第３図を参照して説明
する。なお、第３図において第１図を対応する部
分には同一符号を付して説明を省略する。本実施
例は、同一構成の受信回路２０および２０ａと受
信回路１０とを光フアイバからなる伝送ライン６
ａおよび６ｂで接続したものである。このため、
送信回路１０には電気信号を光信号に変換する
Ｅ／Ｏ変換回路１１が設けられ、受信回路２０に
は光信号を電気信号に変換するＯ／Ｅ変換回路２
１が設けられている。また、受信回路２０には入
力端が出力信号処理回路２４の一出力端に接続さ
れ、出力端が電源回路１６，２６に接続された信
号監視回路２８が設けられている。なお、受信回
路２０ａは受信回路２０と同一構成であるので信
号監視回路２８ａを示して他の回路は省略する。
を伝送する実施例について第３図を参照して説明
する。なお、第３図において第１図を対応する部
分には同一符号を付して説明を省略する。本実施
例は、同一構成の受信回路２０および２０ａと受
信回路１０とを光フアイバからなる伝送ライン６
ａおよび６ｂで接続したものである。このため、
送信回路１０には電気信号を光信号に変換する
Ｅ／Ｏ変換回路１１が設けられ、受信回路２０に
は光信号を電気信号に変換するＯ／Ｅ変換回路２
１が設けられている。また、受信回路２０には入
力端が出力信号処理回路２４の一出力端に接続さ
れ、出力端が電源回路１６，２６に接続された信
号監視回路２８が設けられている。なお、受信回
路２０ａは受信回路２０と同一構成であるので信
号監視回路２８ａを示して他の回路は省略する。
本実施例においても監視用ビツトの信号が検出
されないとき電源が遮断された後再投入されるた
め、送受信回路を初期状態にして正常状態に復帰
させることができる。なお、本実施例においては
Ｓ／Ｐ変換回路出力から監視用ビツトを検出する
こともできる。
されないとき電源が遮断された後再投入されるた
め、送受信回路を初期状態にして正常状態に復帰
させることができる。なお、本実施例においては
Ｓ／Ｐ変換回路出力から監視用ビツトを検出する
こともできる。
第１図は本発明の一実施例を示す回路図、第２
図は上記実施例の各部の波形を示す線図、第３図
は本発明の他の実施例を示す回路図である。 １０……送信回路、２２……受信回路、２８…
…信号監視回路。
図は上記実施例の各部の波形を示す線図、第３図
は本発明の他の実施例を示す回路図である。 １０……送信回路、２２……受信回路、２８…
…信号監視回路。
Claims (1)
- 【特許請求の範囲】 １ 電源回路を有してなり、該電源回路の電源が
投入されることにより初期設定され、入力される
信号を処理して監視用ビツトを有するデイジタル
信号を送信する送信回路と、 電源回路を有してなり、該電源回路の電源が投
入されることにより初期設定され、前記デイジタ
ル信号を受信する受信回路と、 前記受信回路により受信されたデイジタル信号
の監視用ビツトに信号が検出されないとき、前記
各電源回路の電源を一旦遮断して再投入する信号
監視回路と、 を含む多重信号伝送システムのフエイルセイフ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156163A JPS6047531A (ja) | 1983-08-26 | 1983-08-26 | 多重信号伝送システムのフエイルセイフ回路 |
| US06/641,485 US4635257A (en) | 1983-08-26 | 1984-08-16 | Fail safe circuit for multi-signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156163A JPS6047531A (ja) | 1983-08-26 | 1983-08-26 | 多重信号伝送システムのフエイルセイフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047531A JPS6047531A (ja) | 1985-03-14 |
| JPH0448013B2 true JPH0448013B2 (ja) | 1992-08-05 |
Family
ID=15621724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156163A Granted JPS6047531A (ja) | 1983-08-26 | 1983-08-26 | 多重信号伝送システムのフエイルセイフ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635257A (ja) |
| JP (1) | JPS6047531A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783391B2 (ja) * | 1985-03-15 | 1995-09-06 | 富士通株式会社 | 障害情報伝送方法 |
| JPS6354097A (ja) * | 1986-08-22 | 1988-03-08 | Noritsu Co Ltd | 遠隔操作装置 |
| JPH01140128U (ja) * | 1988-03-17 | 1989-09-26 | ||
| JPH07120550B2 (ja) * | 1989-03-17 | 1995-12-20 | シャープ株式会社 | 敷物状電気暖房機 |
| JP2768791B2 (ja) * | 1990-03-09 | 1998-06-25 | 三菱自動車工業株式会社 | 車載用電子制御装置 |
| US5345583A (en) * | 1992-05-13 | 1994-09-06 | Scientific-Atlanta, Inc. | Method and apparatus for momentarily interrupting power to a microprocessor to clear a fault state |
| US6134655A (en) * | 1992-05-13 | 2000-10-17 | Comverge Technologies, Inc. | Method and apparatus for initializing a microprocessor to insure fault-free operation |
| WO2001016744A1 (en) * | 1999-08-27 | 2001-03-08 | Tachyon, Inc. | Watchdog system that toggles power inputs |
| US6760367B1 (en) * | 2000-09-26 | 2004-07-06 | Eni Technology, Inc. | Internal noise immune data communications scheme |
| US6593801B1 (en) | 2002-06-07 | 2003-07-15 | Pericom Semiconductor Corp. | Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines |
| US7944876B2 (en) | 2004-06-02 | 2011-05-17 | Integrated Device Technology, Inc | Time slot interchange switch with bit error rate testing |
| US20050270870A1 (en) * | 2004-06-02 | 2005-12-08 | Sangho Shin | Time slot interchange switch with cache |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3483510A (en) * | 1965-03-26 | 1969-12-09 | Ericsson Telefon Ab L M | Error detecting and control device in a data transmission system |
| US3795800A (en) * | 1972-09-13 | 1974-03-05 | Honeywell Inf Systems | Watchdog reload initializer |
| DE2246826B2 (de) * | 1972-09-23 | 1974-08-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | System zur gesicherten blockweisen Übertragung von binär codierten Daten |
| US3824547A (en) * | 1972-11-29 | 1974-07-16 | Sigma Syst Inc | Communications system with error detection and retransmission |
| FR2219266B1 (ja) * | 1973-02-28 | 1977-07-22 | Pont Audemer Papeteries | |
| FR2269148B1 (ja) * | 1974-04-25 | 1978-01-20 | Honeywell Bull Soc Ind | |
| US4377862A (en) * | 1978-12-06 | 1983-03-22 | The Boeing Company | Method of error control in asynchronous communications |
| US4270205A (en) * | 1979-02-27 | 1981-05-26 | Phillips Petroleum Company | Serial line communication system |
| US4422171A (en) * | 1980-12-29 | 1983-12-20 | Allied Corporation, Law Department | Method and system for data communication |
| US4393501A (en) * | 1981-02-26 | 1983-07-12 | General Electric Company | Line protocol for communication system |
| US4410991A (en) * | 1981-06-03 | 1983-10-18 | Gte Laboratories Incorporated | Supervisory control apparatus |
-
1983
- 1983-08-26 JP JP58156163A patent/JPS6047531A/ja active Granted
-
1984
- 1984-08-16 US US06/641,485 patent/US4635257A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047531A (ja) | 1985-03-14 |
| US4635257A (en) | 1987-01-06 |
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