JPS6235739A - 誤り制御方式 - Google Patents
誤り制御方式Info
- Publication number
- JPS6235739A JPS6235739A JP60174938A JP17493885A JPS6235739A JP S6235739 A JPS6235739 A JP S6235739A JP 60174938 A JP60174938 A JP 60174938A JP 17493885 A JP17493885 A JP 17493885A JP S6235739 A JPS6235739 A JP S6235739A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal line
- down counter
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 244000145845 chattering Species 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000013341 scale-up Methods 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Input From Keyboards Or The Like (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信において、多数決判定を原理とする
誤り制御方式に関する。
誤り制御方式に関する。
（従来の技術）
従来、この種の多数決判定の原理による誤り制御方式は
多数決判定を行なうビット数のすべての誤りの組み合せ
のパターンを内蔵し、その内蔵パターンと比較すること
により多数決判定を行なりものである。
多数決判定を行なうビット数のすべての誤りの組み合せ
のパターンを内蔵し、その内蔵パターンと比較すること
により多数決判定を行なりものである。
（発明が解決しようとする問題点）
この誤り制御方式はすべての誤りの組み合せのパターン
を内蔵する必要があるため、特に多数決判定をするビッ
ト数が多い場合にはノー−ドウエア量が増大するという
欠点がある。
を内蔵する必要があるため、特に多数決判定をするビッ
ト数が多い場合にはノー−ドウエア量が増大するという
欠点がある。
４今 ギーｌの儒小亦Ｉし古片七庄ｊ七）Ｉ八プ１汁誤
りが制御されずに出力され、チャツタリングが生じる場
合がある。
りが制御されずに出力され、チャツタリングが生じる場
合がある。
本発明の目的はＮ進アップダウンヵウンタニよって多数
決判定を行なうことにより、多数決判定をするビット数
のすべての誤りの組み合せのパターンを内蔵する必要の
ない、しかも、データの変化点付近での誤ｐによるチャ
ツタリングを防止することのできる誤り制御方式を提供
することにある。
決判定を行なうことにより、多数決判定をするビット数
のすべての誤りの組み合せのパターンを内蔵する必要の
ない、しかも、データの変化点付近での誤ｐによるチャ
ツタリングを防止することのできる誤り制御方式を提供
することにある。
（問題点を解決するための手段）
前記目的を達成する几めに本発明による誤り制御方式は
データ通信装置の多数決判定の原理による誤り制御方式
において、入力データにしたがって入力サンプリングク
ロックの制御を行なうクロック制御回路と、前記クロッ
ク制御回路によって制御されたサンプリングクロックを
、入力データが存在する期間カウントアツプし、入力デ
ータが存在しない期間カウントダウンするＮ進アップダ
ウンカウンタ回路と、前記Ｎ進アップダウンカウンタ回
路から出力されるアップカウント値が立上がりのしきい
値を越えたときと、ダウンカウント値が立下がりのしき
い値を越えたと、きにそれぞれ対応の信号を出力する２
進−Ｎ進デコード回路と、前記２進−Ｎ進デコード回路
からの信号により出力を０がら１、ｔｅは１から０に変
化させる出力制御回路とを含み、誤り制御を行なうとと
もにデータの変化点付近での誤りによるチャツタリング
防止のためヒステリシス特性を持たせて構成しである。
データ通信装置の多数決判定の原理による誤り制御方式
において、入力データにしたがって入力サンプリングク
ロックの制御を行なうクロック制御回路と、前記クロッ
ク制御回路によって制御されたサンプリングクロックを
、入力データが存在する期間カウントアツプし、入力デ
ータが存在しない期間カウントダウンするＮ進アップダ
ウンカウンタ回路と、前記Ｎ進アップダウンカウンタ回
路から出力されるアップカウント値が立上がりのしきい
値を越えたときと、ダウンカウント値が立下がりのしき
い値を越えたと、きにそれぞれ対応の信号を出力する２
進−Ｎ進デコード回路と、前記２進−Ｎ進デコード回路
からの信号により出力を０がら１、ｔｅは１から０に変
化させる出力制御回路とを含み、誤り制御を行なうとと
もにデータの変化点付近での誤りによるチャツタリング
防止のためヒステリシス特性を持たせて構成しである。
（実 雄側）
次に、本発明について図面を参照して説明する。
第１図は、本発明による誤り制御方式の一実施例を示す
ブロック図である。
ブロック図である。
入力サンプリングクロックは、信号線１によりクロック
制御回路１０１に入力される。クロック制御回路１０１
で制御された出力信号は信号線３を経由してＮ進アップ
ダウンカウンタ回路１０２のクロック入力端子に接続さ
れる。
制御回路１０１に入力される。クロック制御回路１０１
で制御された出力信号は信号線３を経由してＮ進アップ
ダウンカウンタ回路１０２のクロック入力端子に接続さ
れる。
入力データは、信号線２によりクロック制御回路１０１
およびＮ進アップダウンカウンタ回路１０２に入力され
る。Ｎ進アップダウンカウンタ回路１０２は信号線２の
入力データが＠１”ならばアップカウントモードに、′
０＃ならダウンカウントモードとなる。カウンタ回路１
０２の出力は信号線４により２進−Ｎ進デコード回路１
０３に入力される。２進−０Ｎ進デコ一ド回路１０３で
はＮ進アップダウンカウンタ回路１０２の出力が“０”
のとき、信号線５に、“Ｎ−１″の時信号線６に信号が
出力され、クロック制御回路１０１の制御信号として使
用される。カウンタ回路１０２の出力が立上りのしきい
値の設定値１Ｕ＃を越えたとき、信号線７に、立下りの
しきい値の設定値“Ｄ″を越え友とき、信号線８に信号
がそれぞれ出力される。出力制御回路１０４はこの信号
線７．８によって出力データがチャツタリングを発生し
ないように、ヒステリシス特性の制＠を行なう。この結
果、出力データは、信号線９から外部に出力される。
およびＮ進アップダウンカウンタ回路１０２に入力され
る。Ｎ進アップダウンカウンタ回路１０２は信号線２の
入力データが＠１”ならばアップカウントモードに、′
０＃ならダウンカウントモードとなる。カウンタ回路１
０２の出力は信号線４により２進−Ｎ進デコード回路１
０３に入力される。２進−０Ｎ進デコ一ド回路１０３で
はＮ進アップダウンカウンタ回路１０２の出力が“０”
のとき、信号線５に、“Ｎ−１″の時信号線６に信号が
出力され、クロック制御回路１０１の制御信号として使
用される。カウンタ回路１０２の出力が立上りのしきい
値の設定値１Ｕ＃を越えたとき、信号線７に、立下りの
しきい値の設定値“Ｄ″を越え友とき、信号線８に信号
がそれぞれ出力される。出力制御回路１０４はこの信号
線７．８によって出力データがチャツタリングを発生し
ないように、ヒステリシス特性の制＠を行なう。この結
果、出力データは、信号線９から外部に出力される。
ここで“Ｎ＃はＮ進カウンタのＮ値を示すものであり、
カウンタ回路１０２がカウントする最大値である。＠Ｕ
、＃は信号の立上り時のしきい値を、″Ｄ”は信号の立
下り時のしきい値をそれぞれ示すものであり、要求され
るヒステリシス幅により、下記の範囲内の適当な値が設
定される。
カウンタ回路１０２がカウントする最大値である。＠Ｕ
、＃は信号の立上り時のしきい値を、″Ｄ”は信号の立
下り時のしきい値をそれぞれ示すものであり、要求され
るヒステリシス幅により、下記の範囲内の適当な値が設
定される。
ｏ（Ｄ（−！ニエ＜Ｕ＜Ｎ−１
次にｙＡ少制御回路の動作について第２図のタイミング
チャートに従い説明する。
チャートに従い説明する。
なお、本実施例では、＠Ｎ−７”、−Ｕ ｓ＊ ４ ｓ
。
。
″Ｄ−２”としであるので、７進アツプダウン力ウンタ
回路１０２． ２進−７進デコ一ド回路１０３となり、
立ち上がりしきい値は４、立ち下がり駿きい値は２であ
る。
回路１０２． ２進−７進デコ一ド回路１０３となり、
立ち上がりしきい値は４、立ち下がり駿きい値は２であ
る。
データ通信装置の送信端では図に示すような「正常デー
タ」（ａ）が送出されるが、伝送路の誤りによりデータ
通信装置の受信端である誤り制御回路の入力部には時刻
Ｔ４．Ｔ７．Ｔ８．Ｔ２Ｇ。
タ」（ａ）が送出されるが、伝送路の誤りによりデータ
通信装置の受信端である誤り制御回路の入力部には時刻
Ｔ４．Ｔ７．Ｔ８．Ｔ２Ｇ。
Ｔ３Ｂで誤りが発生した「入力データ」（ｂ）が加えら
れるものとする。
れるものとする。
「入力サンプリングクロック」（Ｃ）はＮ進アップダウ
ンカウンタ回路１０２の出力がＯ＃でかつ「入力データ
」（ｂ）が“０″のときはこれ以上カウントダウンする
ことのないように、また、Ｎ進アップダウンカウンタ回
路１０２の出力がＮ−ｌ−７−１−６”でかつ「入力デ
ータ」（ｂ）が＠１＃のときは、これ以上カウントアツ
プすることのないようにクロック制御回路１０１で制御
される。この結果「Ｎ進アップダウンカウンタ入力」は
（ｄ）のようになる。
ンカウンタ回路１０２の出力がＯ＃でかつ「入力データ
」（ｂ）が“０″のときはこれ以上カウントダウンする
ことのないように、また、Ｎ進アップダウンカウンタ回
路１０２の出力がＮ−ｌ−７−１−６”でかつ「入力デ
ータ」（ｂ）が＠１＃のときは、これ以上カウントアツ
プすることのないようにクロック制御回路１０１で制御
される。この結果「Ｎ進アップダウンカウンタ入力」は
（ｄ）のようになる。
Ｎ進アップダウンカウンタ１０２は、入力データによｔ
）ｒＮ進アップダウンカウンタ出力Ｊ （ｅ）のように
、逐次カウントアツプまたはカウントダウンを行う。
）ｒＮ進アップダウンカウンタ出力Ｊ （ｅ）のように
、逐次カウントアツプまたはカウントダウンを行う。
出力制御回路１０４では時刻Ｔ２２でＮ進アップダウン
カウンタ】０２の出力が“Ｕ−４”になるため信号線９
の出力を”０″から１１＃に変化させる。その結果、「
出力データ」はげ）のようになる。
カウンタ】０２の出力が“Ｕ−４”になるため信号線９
の出力を”０″から１１＃に変化させる。その結果、「
出力データ」はげ）のようになる。
ところで、出力制御回路を使用しないでヒステリシス特
性をもたせず、しきい値を”（Ｎ−１）／２−３”に設
定した場合を想定すると「出力データ２ｊ（ｇ）のよう
に出力信号にチャツタリングが発生する。
性をもたせず、しきい値を”（Ｎ−１）／２−３”に設
定した場合を想定すると「出力データ２ｊ（ｇ）のよう
に出力信号にチャツタリングが発生する。
したがって、本方式のヒステリシス特性が有効に機能す
ることがわかる。
ることがわかる。
（発明の効果）
以上、詳しく説明し念ように本発明は、Ｎ進アップダウ
ンカウンタを使用し、入力データによりアップカウント
を次はダウンカウントを行りことにより、多数決判定の
原理により誤り制御を簡単な構成で行うことができ、ま
た、ヒステリシス特性を持たせることにより、データの
変化点付近での誤りに対する誤り制御の強化を可能とす
る効果がある。
ンカウンタを使用し、入力データによりアップカウント
を次はダウンカウントを行りことにより、多数決判定の
原理により誤り制御を簡単な構成で行うことができ、ま
た、ヒステリシス特性を持たせることにより、データの
変化点付近での誤りに対する誤り制御の強化を可能とす
る効果がある。
第１図は本発明による誤り制御方式の一実施例を示すブ
ロック図である。第２図は第１図の動作を説明するため
のタイミングチャートである。 １０１・・・クロック制御回路 １０２・・・Ｎ進アップダウンカウンタ回路１０３・・
・２進−Ｎ進デコード回路 １０４・・・出力制御回路 １〜９・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図
ロック図である。第２図は第１図の動作を説明するため
のタイミングチャートである。 １０１・・・クロック制御回路 １０２・・・Ｎ進アップダウンカウンタ回路１０３・・
・２進−Ｎ進デコード回路 １０４・・・出力制御回路 １〜９・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図
Claims (1)
- データ通信装置の多数決判定の原理による誤り制御方式
において、入力データにしたがって入力サンプリングク
ロックの制御を行なうクロック制御回路と、前記クロッ
ク制御回路によって制御されたサンプリングクロックを
、入力データが存在する期間カウントアップし、入力デ
ータが存在しない期間カウントダウンするＮ進アップダ
ウンカウンタ回路と、前記Ｎ進アップダウンカウンタ回
路から出力されるアップカウント値が立上がりのしきい
値を越えたときと、ダウンカウント値が立下がりのしき
い値を越えたときにそれぞれ対応の信号を出力する２進
−Ｎ進デコード回路と、前記２進−Ｎ進デコード回路か
らの信号により出力を０から１、または１から０に変化
させる出力制御回路とを含み、誤り制御を行なうととも
にデータの変化点付近での誤りによるチャッタリング防
止のためヒステリシス特性を有することを特徴とする誤
り制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174938A JPS6235739A (ja) | 1985-08-08 | 1985-08-08 | 誤り制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174938A JPS6235739A (ja) | 1985-08-08 | 1985-08-08 | 誤り制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235739A true JPS6235739A (ja) | 1987-02-16 |
Family
ID=15987351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174938A Pending JPS6235739A (ja) | 1985-08-08 | 1985-08-08 | 誤り制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221317A (ja) * | 1988-07-08 | 1990-01-24 | Fujitsu Ltd | 入力信号処理方式 |
| US5180603A (en) * | 1990-11-07 | 1993-01-19 | Asahi Denka Kogyo Kabushiki Kaisha | Process for producing bakery product having layered structure |
-
1985
- 1985-08-08 JP JP60174938A patent/JPS6235739A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221317A (ja) * | 1988-07-08 | 1990-01-24 | Fujitsu Ltd | 入力信号処理方式 |
| US5180603A (en) * | 1990-11-07 | 1993-01-19 | Asahi Denka Kogyo Kabushiki Kaisha | Process for producing bakery product having layered structure |
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