JPH01132252A - デジタル信号をデコードする装置 - Google Patents

デジタル信号をデコードする装置

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JPH01132252A
JPH01132252A JP62134808A JP13480887A JPH01132252A JP H01132252 A JPH01132252 A JP H01132252A JP 62134808 A JP62134808 A JP 62134808A JP 13480887 A JP13480887 A JP 13480887A JP H01132252 A JPH01132252 A JP H01132252A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、−船釣に言うならば、デジタル通信に関する
ものであり、更に具体的に言うならば、制御器と駆動器
のようなデータ処理システムの異なる装置の間でデジタ
ル情報を伝送するためのエンコーディング技術に関する
ものであり、特に、エンコードされたデジタル信号をデ
コードする装置に関するものである。
従来の技術 データ処理システムのようなデジタルシステムは、シス
テム内の異なる装置が光フアイバチャンネルのような相
互接続ケーブル又はほかのリンクを介して互に通信する
ことがしばしば必要である。
たとえば、データ処理装置に使用されている二次記憶装
置は、制御器と、その制御器に接続された１以上の駆動
器とを一般に備えている。そして、これらの異なる装置
は互いに通信をしなければならない。
典型的な駆動器は、それに限定されないが、磁気ディス
ク、磁気テープ又は磁気ドラム記憶装置及び新しい磁気
バブル記憶装置のような直接アクセス記憶装置を含んで
いる。これらの二次記憶装置、特に駆動装置として磁気
ディスク記憶装置を使用する装置は、近年非常に複雑に
なってきた。
都合悪く、性能の増大を図る努力により、制御器と駆動
器との間の相互接続（通信コードを含む）が複雑さを増
し且つ高価になった。
この価格と複雑さの一部は、異なる駆動器が異なるデー
タ（即ちビット）伝送速度で動作することの結果である
。制御器が駆動器と通信するためには、駆動器の伝送速
度で情報を受信（そして送信）できなければならない。
そして、駆動器が外されて伝送速度の異なるものと替え
られるときは、制御器は、その新しい駆動器にも適合し
なければならない。更に、もし制御器が多数の駆動器に
接続されるならば、そのときは制御器は、駆動器の各々
に対してその適切な伝送速度で動作することができなけ
ればならない。
この問題に対する一つの方策は、広帯域フェイズロック
ループ（Ｐ　Ｌ　Ｌ）を制御器に使用することである。
しかし、ＰＬＬは複雑且つ高価であり、そして、受信信
号の周波数（そして位相）と一致するに時間がかかる。
別の方策は、駆動器が制御器に別のクロック信号を送り
、制御器がそのクロック信号を、駆動器からのデータ信
号のデコーディングと駆動器への伝送のクロックとの両
方に使用するようにすることであった。しかしながら、
この方策は、本譲受人のＭＡＳＳＢＵＳ相互接続のよう
な、クロック信号用の別のチャンネルを制御器−駆動器
間相互接続部が有していることが必要である。
更に、データ処理システムが複雑になったこと、及びデ
ータ処理システムのトポロジーが精巧化したことのため
に、いわゆる“ブラウンドルループ”問題が重要且つ問
題になってきた。グラウンドループ電流には２つの主要
因がある。第１は、電カケープル及び電力分配線からの
電界が、異なるユニット間に延びるケーブルに交流電圧
を誘起することである。第２は、共通の交流電源から供
電される２以上の装置が、電力分配上の位相遅れの違い
により互に位相が一致していないことである。
従って、それら装置が正確には同電位にはない。
その結果、相互接続ケーブルの中の接地導体に沿って装
置間に電流が流れ、その電流は、ケーブル末端のライン
駆動器及び受信器の動作に干渉し悪化させ、ケーブルを
介しての通信に悪影響をもたらす。更に、そのようなグ
ラウンド電流は、ケーブルから電磁エネルギーを放射さ
せる。そして、この放射は、政府の規則や工業規格に反
するかも知れず、また、他の設備の動作に干渉するかも
知れない。
それ故、本発明の目的は、二次記憶装置に使用゛するに
適した（更に具体的にはその二次記憶装置の制御器と駆
動器との間の相互接続に使用するに適した）、駆動器と
制御器との間の相互接続を簡単にし且つ安価なデジタル
エンコーディング技術によりエンコードされたデジタル
信号をデコードする装置を提供することである。
本発明のもう１つの目的は、別のクロック信号の伝送の
必要なく且つ送信装置のビットレートを予じめ知ること
なく、広い速度範囲内の任意の速度で装置間をセルフク
ロッキング迅速同期通信できるエンコード技術によりエ
ンコードされたデジタル信号をデコードする装置を提供
することである。
本発明の更にもう１つの目的は、電気式と光フアイバ式
との両方に使用できるエンコーディング技術によりエン
コードされたデジタル信号をデコードする装置を提供す
るものである。
本発明の更にもう１つの目的は、相互接続が電気式のと
きのグラウンドループ問題を解消するか又は少くとも実
質的に少なくするエンコーディング技術及び装置間相互
接続を提供することである。
本発明の更にもう１つの目的は、高いビア）レートで制
御器と駆動器間を通信できるエンコーディング技術によ
りエンコードされたデジタル信号をデコードする装置を
提供することである。
発明の概要 本発明に依れば、上述の目的は主として特殊な信号処理
技術を利用することに依り達成される。
全情報は制御器と駆動器との間に送られるがこれはセル
フクロックコード表を用い別々なりロック信号送信の必
要を排除する。この表は成る程度までは周波数には依存
性がない。即ち、広凡な周波数レンジつまりビット率に
わたり作動可能で受信装置は送信装置のビット送信速度
、知る必要がない。エンコードされた信号は直流成分は
もたず、実際には如何なる送信速度に対しても交流成分
は皆高い周波数である。これは受信器に於いてフィード
バックヒステリシスが使える事になりエンコードされた
信号をケーブルに結合するためのバイパス結合を容易に
する。この特徴はアースループ電流用の主回路（主とし
て６０Ｈｚの低い周波数）を排除する。又、単純な光フ
ァイバの利用も出来る様にする。
本発明に関連したエンコード方法に依れば、データビッ
トは予め定められた一定巾の二極パルス（即ち正・負パ
ルス）により相互接続ケーブルを交（ａする。所与のビ
ットセルに対してパルスパターンを決定するにはこのビ
ットを次のビットと比較する。ピットセルの先縁に於い
ては、１つのパルスがビット値を信号するために送られ
る。正のパルスは“１″を示し、負のパルスは０′を示
す。（もち論述に示してもよいが）。若し次の信号（続
いて来た信号）が同値であったならば第１パルスの後で
このビットセル内で第２のパルスも送る。この第２パル
スは第１パルスとは逆の極性が与えられる。従って、パ
ルス極性は交番し、送信信号の平均値はＯ（即ち直流成
分はない）である。この平均値はこれが一定でない限り
に於いてはＯでない様にもたし得る。何となればこの平
均値には何らメツセージ情報を含んでいないからである
。
明らかな様にエンコードされた信号は２つのパルス流の
重畳（或いは加え合わされたもの）体で構成される。第
１のパルス流は各ピットセルの先縁に於いて発生された
パルスより成るビット値を表わす。第２パルス流はエン
コードされた信号の直流成分をＯにするために注入され
た反対極性の補償パルスより成る。
第１パルス流に於ける各パルス間の間隔はビット送信速
度のみの函数でありビットセルの巾に等しい。然し、受
信装置はビット送信速度を知る必要はない。受信器がパ
ルス巾（時間巾）を知る限りに於いては、データとクロ
ックとを検出・分離することができる。若しパルス巾が
一定で既知であるならば、データ速度は殆ど０から成る
上限（パルス巾により決まるが）までの広範囲に変える
事が出来る。理論的には最大の伝送速度は１対のパルス
（１つの型）の合成中がビットセルの巾と同じであった
時に達成される。もち論実際には成る程度の安全余裕は
見ておかねばならない。
パルス極性が交番するから、パルスが抜けたり、追加さ
れたり（ノイズパルス）或いは変化したりしたパルスを
検出することは容易である。各ビットセルは適正なパル
ス変化であるかどうかチエツクされる。これは何ら費用
を追加せずに各送信プツトに対しパリティビットをもた
せると云う事と殆ど似ている。
光フアイバー設備で働かすためには交流結合受信器が３
段送信光源と共に用い得る。この構成に於いては、０出
力が負パルスに取り代えられ、最大までに半分の出力が
Ｏレベル出力に取り代えられ、最大光出力が正の電気パ
ルスに取り代えられる。
実施例 次に、添付図面に基づいて本発明の実施例について本発
明をより詳細に説明する。
本発明のデコーディング装置を説明する前に、先ず、セ
ルフクロッキングエンコーディング技４ｈについて説明
する。セルフクロッキングコードを使用することにより
、別のクロック信号を伝送することが不要になる。例え
ば２次記憶機能を使用した場合、制御器は駆動器から受
信したエンコードされた“クロック及びデータ”信号か
ら駆動器のクロック信号を分離する。その後、この制御
器はこの情報を用いて駆動器へ伝送するために用いられ
るクロ・ツク信号を発生する。このように信号伝送は、
常に駆動器のデータ伝送速度で行なわれる。
さらに、このようなエンコーディング技術の実施方法の
ために、そのデコーディング装置は、自動的にデータ速
度の変更を伴なうことになる。したがって、ある伝送速
度を使用する駆動器をあるケーブルから外し、その代用
として、より遅いか又は速い伝送速度を使用する駆動器
を接続することができる。この際、制御器の交換又は調
節を何ら必要としない。実際、エンコーディング及びデ
コーディングのプロセスを妨げることなく、伝送を遮断
又は停止させることも可能となる。通信を再開する場合
には、伝送が停止された場所を発見するだけでよい。
第１Ａ図は、制御器２０と駆動器３０との間をケーブル
１０で接続した第２図の伝送系においてデータを伝送す
るために、本発明に関連したエンコーディングプロセス
（第１Ｂ図にその概要を示す。）によって発生された波
形を示すものである。
波形８０は、駆動器から制御器へ伝送されるＮＲＺデー
タを表わすものとする。バイナリパターン１０１１００
を表わす６ビツトの信号が伝送されるものとする。各ビ
ットは、そのビットセル時間Ｔだけ現われる。符号Ｔｉ
はｉビット目のビットセルの時間幅を表わす。この信号
をエンコードしたデータが波形８２で示され、これがケ
ーブル１０へ伝送される実際の信号を表わす。
このエンコーディングの法則は非常に単純である（第１
Ｂ図参照）。まず、各ビットセルの前縁“ＬＥ”におい
て波形８２に１つのパルスが現われる。このパルスは、
エンコードされるビットの値に応じて正極性（ステップ
４１及び４２Ａ）又は負極性（ステップ４１及び４２Ｂ
）のいずれかをもつ。前者はビット値が１の場合であり
、後者はビット値が０の場合である。しかしながら、直
流成分を除去する目的を満たすためには、パルスの極性
を変えなければならない。従って、２つの隣接するビッ
トセルがいずれもＯか又は１である場合には、その隣接
する２つのビットセルの最初の方に付加パルスが加えら
れ、その加えられたパルスには、そのビットセルの最初
のパルスの極性と逆の極性が与えられる（ステップ４３
及び４４）。
この直流成分の除去に伴なう更なる束縛は、正と負のパ
ルスは逆極性でかつ等しい平均値を有していなければな
らないことである。これを達成するのに最も容易な方法
は、パルスの振幅を等しい大きさでかつ逆極性とし、さ
らにパルス幅を等しくすることである。これが行なわれ
たとき、エンコードされた信号は、全く直流成分を含ま
ず、その波形８２がケーブルｌＯへ交流伝送される。
もちろん、このエンコードされた信号は“実時間”で伝
送されるけれども、次のビットセルとの“ルックアヘッ
ド”比較を行なうために生のデータ信号かられずかに遅
延されなければならない。
これらの原理を参照しながら第１図の例についてさらに
詳細に説明する。第１ビツトセルは、■であって時間Ｔ
１だけ発生し、正のパルス８２Ａにエンコードされる。
時間幅Ｔ２の次のビットを見ると、ビット値が０である
ことがわかる。この゛ビットの極性は第■ビットと逆で
あるから、“逆極性”パルスをビットセル１に追加する
必要は全くない。この第２ビツトセルはその前縁（ＬＥ
、）°において負パルス８２Ｂとしてエンコードされて
伝送される。次のビットすなわち第３ビツトを見ると、
これは時間幅Ｔ、でビット値１であり第２ビツトとは逆
極性となっている。従って、ビットセル２内に“逆極性
”パルスを追加する必要はない。セル３のビットは１で
あるのでそれをエンコードしたものとして正のパルス８
２Ｃが伝送される。しかしながら、セル４にもビットｌ
が含まれ、それは、セル３内のビットと同じ極性をもつ
。従って上述した法則によれば、負の“逆極性”パルス
８２Ｄがパルス８２Ｃに続いてセル３内に追加される。
第１Ａ図に示したように、パルス８２Ｄの前縁ハハルス
８２Ｃの後縁と一致するが、その２つのパルスは、その
ビットセルが十分に広い幅を有するならばわずかに離れ
ていてもよい。
ビット５は、時間幅Ｔ、であってビット４と逆極性を有
している。したがって時間幅Ｔ、に存在するただ１つの
パルスは、ビット値が１″であることを表わす正のパル
ス８２Ｅとなる。このビット５の値Ｏは、時間幅Ｔ、内
の負のパルス８２Ｆとしてエンコードされる。しかしな
がら、ビット６もまた０なので、極性転換のため補償用
の正のパルス８２Ｇがセル５内に追加される。セル６の
前縁では負のパルス８２Ｈが発生され、これはビット６
の値Ｏに対応する。
このように、時間幅Ｔｉは、少なくとも一対のパルスを
伝送するのに十分な長さをもっていなければならないこ
とはわかるであろう。すなわち、Ｔｉは少なくとも２を
秒でなければならない。ただし、ｔは正及び負のパルス
の最大パルス幅を表わす。
第３図には、適当なエンコーダ／ケーブルドライバ回路
が示されている。この回路は、入力としてＮＲＺデータ
信号及び同期クロックを受信し、出力としてＥＮＣＯＤ
ＥＤ　ＤＥＴＡ信号を発生する。このＥＮＣＯＤＥＤ　
ＤＡＴＡ信号にはデータ及びクロックの情報が含まれて
いる。この回路に関係する波形を第４図に示す。基本的
には、エンコーダ／駆動器１００は、一対のエツジトリ
ガパルス発生器１０２及び１０４、マルチプレクサ１０
６、マルチプレクサ制御回路１０８、パルス変圧器・駆
動具回路網１１０及びパルス変圧器１１２から構成され
る。
パルス発生器１０２はライン１２２のＣＬＯＣに信号を
受け２つの信号を発生する。すなわち、ライン１２４に
ＰＩＨ信号（この信号はマルチプレクサ１０６の入力Ｘ
２とＸ３になる。）を、ライン１２６にＤＥＬ　　ＣＬ
ＯＣＫ信号（この信号は第２パルス発生器１０４に入力
される。）を出力する。ライン１２２のＣＬＯＣＫ信号
の各正方向縁すなわち前縁では、パルス発生器１０２は
ライン１２４にＰＩＨ信号の正方向パルスを発生する。
ＰＩＨパルスの巾は、主として遅延ライン１２８によっ
て制御され、その巾は例えば約１４ナノ秒で十分な間隔
をもって最大約２５メガビツト／秒のビット伝送速度が
得られる。遅延ライン１２８によって与えられ°る遅延
量はＰＩＨパルスのパルス巾を決める。従ってライン１
２６のＤＥＬＣＬＯＣＫ信号はＰＩＨパルス巾だけ遅延
したＣＬＯＣＲ信号を表わす。従って、パルス発生器１
０４はライン１３４に正方向パルスのＰ　２　Ｈ信号を
発生する。Ｐ２Ｈパルスの前縁はライン１２４のＰＩＨ
パルスの後縁に一致する。
遅延ライン１２Ｂ及び１３８を整合させると、ＰＩＨパ
ルスとＰ２Ｈパルスのパルス巾は等しくなる。製造及び
整合を容易にするために遅延ライン１２８及び１３８を
ＲＣ回路で置き換えることができる。現代の製造技術で
はそのような回路の抵抗を極めて精密に調整することが
できるので、遅延量、従ってＰＩＨ及Ｐ２Ｈのパルス巾
をほぼ等しくすることができる。
ＰＩＨ及びＰ２Ｈ信号はパルストランス駆動回路１１０
を作動させ、該駆動回路１１０はケーブル２０に適当な
タイミングで正及び負のパルスを発生する。マルチプレ
クサ１０６は各ＰＩＨ及びＰ２Ｈ信号がいつケーブルに
パルスを発生させるべきかを決定し、各パルスの極性を
選択する。
パルスがライン１５４すなわち、マルチプレクサ１０６
の出力端子Ｙ＋に現われると、そのとき正パルスがケー
ブルに発生する。ライン１５４にパルスが現われると、
オープンコレクタドライバ１７２が作動し、トランス１
１２の１次巻線の上半部を介して電流を流す。次に、こ
れによって、ケーブル１０に正パルスが発生する。逆に
ケーブルに負パルスが発生する場合には、ライン１４４
すなわちマルチプレクサ１０６のＹ−出力にパルスが現
われる。これによって、オープンコレクタドライバ１７
４が作動しトランス１１２の１次巻線の下半部１１２Ｂ
を介して電流が流れ、ケーブル１０に負パルスが誘導さ
れる。
マルチプレクサ１０６の作動はマルチプレクサ制御回路
１０８によって制御される。マルチプレクサ制御回路１
０８は、次に、伝送されるべきＮＲＺデータに応答し、
ＰＩＨ及びＰ２Ｈパルスをマルチプレクサの各出力端子
にいつ発生させるかを決定する。
マルチプレクサ１０６は多かれ少なかれ一対の単極双投
スイッチを備えている。その極はＹ十出力と、Ｙ−出力
である。Ｙ十出力は入力Ｘ１又はＸ２に投入され、Ｙ−
出力は入力Ｘ３又はＸ４に投入される。マルチプレクサ
スイッチの状態はライン１５９及び１６５によってマル
チプレクサのＡとＢのそれぞれの制御入力に与えられる
信号によって決定される。従って、Ｐ　Ｉ　Ｈ及びＰ２
Ｈパルスはマルチプレクサの出力のいずれかに現われる
。第５図の真理値表はマルチプレクサ１０６の作動をま
とめたものであり、これはＥＣＩ、型１０１７４マルチ
プレクサを使用した場合の実施例である。（同様に他の
ディジタル成分は両立性のあるＥＣＬ成分である。） エンコードされるべき信号、すなわちラベル付されたＮ
ＲＺ　　ＤＡＴＡは、ライン１５６により第１のＤ型フ
リップフロップ１５８の入力りに与えられる。フリップ
フロップ１５８はライン１６２を介してパルス発生器１
０４により与えられるＰ２Ｈ信号が補充されるとクロッ
ク化される。フリップフロップ１５８の出力Ｑは第２の
Ｄ型フリップフロップ１６４　（同様にクロック化され
る）のＤ入力及びマルチプレクサ１０６の第１の制御入
力Ａに与えられる。フリップフロップ１６４のＱ出力は
マルチプレクサ１０６の第２の制御人力Ｂに与えられる
。
フリップフロップ１５８から与えられる信号はマルチプ
レクサ１０６の入力Ａを制御しＮＥＷＤＡＴＡ信号とし
て表わされる。マルチプレクサの制御人力Ｂに与えられ
るフリップフロップ１６４の出力はＤＥＬ　　ＤＡＴＡ
信号として表わされる。
ＮＥＷ　　ＤＡＴＡ信号はｌクロック周期だけ遅れたＮ
ＲＺ　　ＤＡＴＡに対応し、一方、口１１！Ｌ　ＤＡＴ
Ａ信号はさらにｌクロック周期だけ遅れたＮＥＷ　Ｄへ
Ｔ＾信号に対応する。
たとえば、問題の特定ビットセルに対しては、最初のパ
ルスが正極性であるべきだと仮定すると、この場合には
、そのセルに対するＰＩＨパルスは、ライン１２４から
、マルチプレクサ１０６を介してＸ２人力からライン１
５４のＹ十出力まで導かれる。もし、負パルスであるべ
き場合（次のビットがまた“１”であるという理由で）
には、後続のＰ２Ｈパルスはマルチプレクサを介してラ
イン１３４から（すなわちＸ４人力から）ライン１４４
（すなわちＹ−出力）に専かれる。
逆に、そのセルの最初のパルスが負であるべきならば、
ライン１２４のＰ　Ｉ　Ｈパルスはマルチプレクサ１０
６を介してライン１４４すなわちＹ−出力に轟かれる。
従って、Ｐ　Ｉ　Ｈ及びＰ２Ｈパルスはラインドライバ
ー作動のタイミングだけを制御し、それぞれ正及び負の
パルスの両方を発生するということを理解されたい。ケ
ーブル１０のパルスの極性は、そのケーブルによってど
のドライバ（１７２及び１７４）が作動させられてその
パルスを発生したかによって決まる。
データが伝達されないときには、割込み可能／割込み禁
止信号をライン１７６を介してライントライバ１７２お
よび１７４に供給することによって、これらのライント
ライバを割込み禁止状態とするとともに、スプリアスな
信号が伝送されないようにすることができる。
第６Ａ図および第６Ｂ図は、第３図のエンコーダ／トラ
ンスミッタと互換性を有するレシーバ／デコーダの本発
明の実施例を示している。この第６Ａ図及び第６Ｂ図に
示された基本レシーバ／デコーダは、例えばスプリアス
なパルスの混入（例えばノイズによる）や、存在すべき
パルスの不存在等のパルスエラーを検出することができ
る付加的な回路を示している。それらの作動上の方法論
または機能性は、第６Ｃ図に示されているので、それを
参照されたい。
次に特に第６Ａ図を参照して、基本レシーバ／デコーダ
回路２００を説明する。この目的のため、第６Ａ図の回
路の種々の点に現われる波形を含む第７図を参照する。
ケーブル１０は、レシーバ／デコーダ回路２００のパル
ス変換器２０２の一次巻線に接続されている。この変換
器２０２の二次巻線は、全体が符号２０８で示された抵
抗回路網を介してラインレシーバ２０４および２０６に
接続されている。抵抗回路ｍ２０８は、ケーブルを終端
させるために整合インピーダンスを供与するとともに、
ラインレシーバのための闇値を設定するものである。ラ
インレシーバ２０４は、ケーブルにおける正のパルスを
検出するものであり、一方ラインレシーバ２０６は、負
のパルスを検出するものである。レシーバ２０４の出力
端はフリップフロップ２１０のセット入力端（Ｓ）に接
続されており、またラインレシーバ２０６の出力端は該
フリップフロップ２１０のリセット入力端（Ｒ）に接続
されている。従って、ケーブル１０における正のパルス
の前縁がフリップフロップ２１０をセットし、そしてこ
のケーブルｌＯにおける負のパルスの前縁が該フリップ
フロップ２１０をリセットする。図解すると、バスデー
タ波形２１２が第７図に示すような形状であるならば、
ライン２１６上のフリップフロップ２１０のＱ出力端に
おける波形は、波形２１２のようになる。この波形２１
２はＲＣＶＤＩＮＦＯ信号と称される。この信号は、第
６Ｃ図におけるステップ２７０で形成される。
フリップフロップ２１０のＱ出力端は、イクスクルーシ
ブＯＲゲート２１８、遅延ライン２２０およびＤ型フリ
ップフロップ２２２からなるＮＲＺ両構成回路網に接続
されている。任意のｉ番目のビットをデコーディングす
るため、イクスクルーシプＯＲゲート２１８は、Ｄ型フ
リフプフロップ２２２のＤ入力端に接続されたライン２
１６上のｉ番目のセルの波形を受ける。（ｉ−１）番目
のビットの値を示すフリップフロップ２２２のＱ出力端
は、ライン２２４を介してイクスクルーシブＯＲゲート
２１８の他の入力端に接続されている。
イクスクルーシブＯＲゲートの合成出力は、第７図に波
形２２６として示されている。このイクスクルーシブＯ
Ｒゲート２１８の出力は、遅延ライン１２８および１３
８と同じ遅延作用をなす遅延ライン２２０に供給される
。第７図に波形２２８で示された遅延ライン２２０の出
力は、フリップフロップ２２２をストローブすなわちク
ロックして、各ビットセルの第１パルスの間上記ＲＣＶ
ＤＩＮＦＯ信号をサンプリングする。このとき、イクス
クルーシブＯＲゲートは、フリップフロップ２２２がビ
ットセルにおけるいかなる後に続くパルスにも応答しな
いように作用している（第６ｃ図のステップ２７２）、
フリップフロップ２２２のＱ′″出力端は、第７図に波
形２３０で示されているような完全にデコードされたＮ
ＲＺデータを供給する。
第６Ｂ図に示したシンプルな回路を付加することによっ
て、信号の欠落または付加されたパルスを検出すること
ができる。この回路は、一対のＤ型フリップフロップ２
３２および２３４とＯＲゲート２３６とからなっている
。フリップフロップ２３２は、付加されたパルスを検出
するものであり、一方フリップフロフプ２３４は、パル
スの欠落を検出するものである。フリップフロップ２３
２のＤ入力端は、上記ＲＣＶＤ　　ＩＮＦＯ信号を伝送
スルライン２１６に接続されており、そしてこのフリッ
プフロップのためのクロックは、ライン２３８上のライ
ンレシーバ２０４の出力端から供給される。フリップフ
ロップのＱ出力端力び１”の状態であるときには、エラ
ーｉ示している。
同様に、フリップフロップ２３４のＤ入力端は、ライン
２４２上のフリップフロップ２１０のＱ“出力端からＲ
ＣＶＤ　　ＩＮＦＯ’″信号を受けるようになっている
。フリップフロップ２３４は、ライン２４４を介して供
給されるラインレシーバ２０６の出力によってクロック
される。このため、フリップフロップ２３４のＱ出力端
は、パルスの欠落を示す。
フリップフロップ２３２および２３４の出力端は、いず
れのフリップフロップでエラーを検出したときでも、パ
ルスエラーを信号で知らせることができるようにＯＲゲ
ート２３６で結合されている。基本的には、第６Ｂ図の
回路は、受けた連続する一対のパルスの極性が異ならな
いことを該回路が検出したときは、エラーを示す。
同様の基本的な技術が光通信に用いることができる。し
かしながら、この状況においては、光学チャネルは、駆
動器とコントローラの間の直流絶縁性を有している。従
って、コードの直流除去特性を用いる必要がない。例え
ば、上記したようなＲＣＶＤ　　ｒＮＦｏ信号に該当す
る信号をケーブルで伝送することができる。または、第
８図に示したように直流バイアスをかけることができる
。
すなわち、一定の光強度レベル２６２を基準として用い
ると、上記発明の要約の欄で説明したように、増大が正
のパルス２６４に該当し、減少が負のパルスに該当する
。すなわち、パルスは単に比較的正または比較的負であ
ればよく、そして用語“比較的”は、適宜上記したよう
に連続して生ずる“正”および“負”の場合も含むもの
である。
更に、比較的正および比較的負の電気パルスまたは光学
パルスについて説明したが、これに限られるものではな
い。必要とされるすべての事は、異なったタイプの間隔
である信号を用いることであり、用語“パルス”がそれ
を示している。
以を本発明を実施例について説明したが、当業者である
ならば容易に変更、改良が可能である。
この変更改良は、説明していないが本発明の範囲内に含
まれることはもちろんである。従って、本発明は、上記
説明に限定されるものではなく、特許請求の範囲からの
み規定されるものである。
【図面の簡単な説明】
第１Ａ図は本発明に関連したエンコードされてない波形
とこれに対応してエンコードされた波形とを示した図、
第１Ｂ図は本発明に関連したエンコードする方法の各段
階を示した図、第２図は本発明に関連した第２の記憶シ
ステムを示すブロックダイヤグラム、第３図は本発明に
関連した情報をエンコードする装置を示した回路図、第
４図は第３図のエンコーダで働く波形の例示、第５図は
第３図のマルチプレクサの真価表、第６図は本発明によ
りエンコードされ送信された信号をデコードする装置の
回路図、第６Ｂ図は第６Ａ図装置と関連して利用する任
意選択付属装置で単一ビット送信エラーを検出する装置
の回路図、第６Ｃ図は第１Ｂ図に示した方法によりエン
コードされた信号をデコードする方法の各段階を示した
図、第７図は第６Ａ図のデコーダに関する波形の例示、
第８図は第１Ａ図に対比して示すもので光伝送用にエン
コードされた波形を示す図である。 ２０４・・・・・・ラインレシーバ・′、２０６・・・
・・・ラインレシーバ、 ２１０・・・・・・フリップフロップ、２１８・・・・
・・イクスクルーシブＯＲゲート、２２０・・・・・・
遅延ライン、 ２２２・・・・・・Ｄ型フリップフロップ。 の＝Ｉ　無用Ｌ Ｏ・科＃比 Ｆｉｇ、　５ Ｆｉｇ、　６Ｃ

Claims (1)

  1. 【特許請求の範囲】 デジタル信号をデコードして、所定の一定の持続時間を
    有しデータパルス及び補償パルスを含む一連の相対的に
    正のパルス及び相対的に負のパルスであるデコードされ
    たＮＲＺ信号を与えるための装置において、 （ａ）前記負のパルスを検出するための負パルス検出手
    段と、 （ｂ）前記正のパルスを検出するための正パルス検出手
    段と、 （ｃ）前記負パルス検出手段及び正パルス検出手段に応
    答して負パルスの前縁にて２レベル信号を第１の２進レ
    ベルへ設定し正パルスの前縁にて前記２レベル信号を第
    ２の２進レベルへ設定するための手段と、 （ｄ）パルスの前縁の後の所定時間であって、前記一連
    のパルス中において、データパルスが発生する速度とは
    無関係で且つ一定であるような所定時間にて、前記２レ
    ベル信号をサンプリングし、それらサンプリングの間そ
    のサンプル値を保持してそれらサンプル値が前記デコー
    ドされたＮＲＺ信号を構成するようにする手段と を備えることを特徴とする装置。
JP62134808A 1981-09-11 1987-05-29 デジタル信号をデコードする装置 Granted JPH01132252A (ja)

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