JPS6235950A - メモリ間のデ−タ転送方式 - Google Patents
メモリ間のデ−タ転送方式Info
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- JPS6235950A JPS6235950A JP17549585A JP17549585A JPS6235950A JP S6235950 A JPS6235950 A JP S6235950A JP 17549585 A JP17549585 A JP 17549585A JP 17549585 A JP17549585 A JP 17549585A JP S6235950 A JPS6235950 A JP S6235950A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はメモリ間のデータ転送方式に関する。
［従来技術と問題点］
一般にＣＰＵは、プログラム転送の場合、メモリからデ
ータを一度読み込んでから他のメモリにデータを書き込
むことによってデータを転送する。しかし、この転送方
式だと１０命令程度を実行しなければならないので非常
に時間がかかる（特に大量のデータ転送の場合）。
ータを一度読み込んでから他のメモリにデータを書き込
むことによってデータを転送する。しかし、この転送方
式だと１０命令程度を実行しなければならないので非常
に時間がかかる（特に大量のデータ転送の場合）。
これを解決するために、ＤＭＡ （直接メモリアクセス
）コントローラによる直接メモリアクセス方式が使用さ
れている。この方式は高速転送を可能とするものではあ
るが、ＤＭＡコントローラ自体が小型のＣＰＵのような
論理を必要とするため、種々のデバイス（典型的には、
アドレスレジスタ、カウンタレジスタ、制御レジスタ、
状態レジスタ等々）を必要とし、構成が複雑であり、コ
ストも高い。
）コントローラによる直接メモリアクセス方式が使用さ
れている。この方式は高速転送を可能とするものではあ
るが、ＤＭＡコントローラ自体が小型のＣＰＵのような
論理を必要とするため、種々のデバイス（典型的には、
アドレスレジスタ、カウンタレジスタ、制御レジスタ、
状態レジスタ等々）を必要とし、構成が複雑であり、コ
ストも高い。
［発明の目的］
そこでこの発明はＤＭＡコントローラを使用することな
く、簡単な構成でしかも高速で（ＤＭＡコントローラに
よる方式具」−の高速）メモリ間の大量データ転送を行
うことのできる転送方式を提供することを目的とするも
のである。
く、簡単な構成でしかも高速で（ＤＭＡコントローラに
よる方式具」−の高速）メモリ間の大量データ転送を行
うことのできる転送方式を提供することを目的とするも
のである。
［発明の要点］
この発明は、ＮＯＰ （ＮＯ０ＰＥＲＡＴＩＯＮ）コー
ドをＣＰＵが読みとった場合、ＣＰＵは内部のアドレス
カウンタを歩進させる（インクリメント／デクリメント
）ことに着目したもので、読み出し側のメモリと書き込
み側のメモリを選択する手段と、ＣＰＵに備えられるア
ドレスカウンタと、ＣＰＵよりシステム・データバスを
切り離しＮＯＰコードをＣＰＵへ供給する手段と、ＣＰ
ＵにおけるＮＯＰ判断で歩進させられるアドレスカウン
タが同一アドレスを保持している間に、書き込み側のメ
モリと読み出し側のメモリを夫々、書き込み、読み出し
状態に制御する手段とを有することを要旨とするもので
ある。
ドをＣＰＵが読みとった場合、ＣＰＵは内部のアドレス
カウンタを歩進させる（インクリメント／デクリメント
）ことに着目したもので、読み出し側のメモリと書き込
み側のメモリを選択する手段と、ＣＰＵに備えられるア
ドレスカウンタと、ＣＰＵよりシステム・データバスを
切り離しＮＯＰコードをＣＰＵへ供給する手段と、ＣＰ
ＵにおけるＮＯＰ判断で歩進させられるアドレスカウン
タが同一アドレスを保持している間に、書き込み側のメ
モリと読み出し側のメモリを夫々、書き込み、読み出し
状態に制御する手段とを有することを要旨とするもので
ある。
［実施例］
第１図はこの発明を用いた最小中位の実施例の構成ブロ
ック図である。１はＣＰＵで、１１はＣＰＵに備えられ
たアドレスカウンタで、プログラムに従い指定すべきア
ドレスを発生する。２はＣＰＵの動作のためのプログラ
ムを記憶するＲＯＭ （基本メモリ）で、３と４はＲＡ
ＭＩ、ＲＡＭ２で、ＣＰＵでの演算結果や（図示しない
入力装置を介して入力された）各種のデータやプログラ
ム等が格納される。
ック図である。１はＣＰＵで、１１はＣＰＵに備えられ
たアドレスカウンタで、プログラムに従い指定すべきア
ドレスを発生する。２はＣＰＵの動作のためのプログラ
ムを記憶するＲＯＭ （基本メモリ）で、３と４はＲＡ
ＭＩ、ＲＡＭ２で、ＣＰＵでの演算結果や（図示しない
入力装置を介して入力された）各種のデータやプログラ
ム等が格納される。
通常の場合、各種のデバイス（ここではＲＯＭ２と、Ｒ
ＡＭＩとＲＡＭ２）はシステムデータバスＳＤＲを介し
てＣＰＵと結合している。
ＡＭＩとＲＡＭ２）はシステムデータバスＳＤＲを介し
てＣＰＵと結合している。
５はデータバススイッチ／ＮＯＰ発生部で、後述するよ
うに両方向性システム・データバスＳＤＢの方向制御、
及びＣＰＵをシステムＳＤＲから切り離す（これはこの
実施例での高速データ転送のときに行なわれる）ための
３ステートバッファと、切り離しの状態においてＮＯＰ
コードをＣＰＵ側に供給するＮＯＰ発生部を有している
。
うに両方向性システム・データバスＳＤＢの方向制御、
及びＣＰＵをシステムＳＤＲから切り離す（これはこの
実施例での高速データ転送のときに行なわれる）ための
３ステートバッファと、切り離しの状態においてＮＯＰ
コードをＣＰＵ側に供給するＮＯＰ発生部を有している
。
６はコントロール信号制御部でアドレスバスＡＢがデバ
イス選択論理部と結合している。アドレスバスｈＢは、
その他、各種のデバイスここではＲＡＭＩ、ＲＡＭ２、
ＲＯＭと結合しており、アドレスバス上のアドレスはＣ
ＰＵＩのアドレスカウンタよりＡＢ小出力介して与えら
れる。
イス選択論理部と結合している。アドレスバスｈＢは、
その他、各種のデバイスここではＲＡＭＩ、ＲＡＭ２、
ＲＯＭと結合しており、アドレスバス上のアドレスはＣ
ＰＵＩのアドレスカウンタよりＡＢ小出力介して与えら
れる。
種々の制御信号がデバイス間を結合しており、説明の便
宜」二、図示の制御信号を列挙してその意味を説明する
。
宜」二、図示の制御信号を列挙してその意味を説明する
。
Ｃ３１： ＲＡＭＩの選択信号。ＣＰＵＩよりコントロ
ール信号制御部６に送られ る。通常はハイレベルにあり、 ＲＡＭＩを読み出し側メモリとして データ転送を行う場合にはロウレベ ル（データ転送を可能にするための アクティブ状態）になる。
ール信号制御部６に送られ る。通常はハイレベルにあり、 ＲＡＭＩを読み出し側メモリとして データ転送を行う場合にはロウレベ ル（データ転送を可能にするための アクティブ状態）になる。
ＣＳ ２ ： Ｒ，ＡＭ２の選択信号。以下はＣＳｔと
同様。
同様。
ＩＮＴ：データ転送終了時にコントロール信号制御部６
よりＣＰＵに割込みをか ける信号。割込み信号（ロウレベ ル）が発生するとＣＰＵは通常の動 作に戻る。
よりＣＰＵに割込みをか ける信号。割込み信号（ロウレベ ル）が発生するとＣＰＵは通常の動 作に戻る。
ＲＤ ：ＣＰＵの出力するリード信号（ロウレベルで
アクティブ）。デバイス５ と６に送られる。
アクティブ）。デバイス５ と６に送られる。
ＷＲ：ＣＰＵの出すライト信号（ロウレベルでアクティ
ブ）。デバイス５と６ に送られる。
ブ）。デバイス５と６ に送られる。
Ｒ／Ｗ１．デバイス６より、第１メモリここではＲＡＭ
Ｉに供給される読み出し／ 書込み信号（ロウレベルで書込、ハ イレベルで読み出し）。
Ｉに供給される読み出し／ 書込み信号（ロウレベルで書込、ハ イレベルで読み出し）。
Ｒ／Ｗ２：デバイス６より第２メモリここではＲＭＡ２
に供給される読み出し／書 込み信号。以下はＲ／Ｗｌと同じ。
に供給される読み出し／書 込み信号。以下はＲ／Ｗｌと同じ。
ＭＧＳＩ ：デバイス６よりＲＡＭＩに供給されるメ
モリ選択信号（ロウレベルでイ ネーブル）。
モリ選択信号（ロウレベルでイ ネーブル）。
ＭＣ５２：デバイス６よりＲＡＭ２に供給されるメモリ
選択信号。
選択信号。
Ｃ５ＲＯＭ ：デバイス６よりＲＯＭ２に送られるメモ
リ選択信号。
リ選択信号。
Ｃ：データ転送信号。ＣＰＵよリデータパススイッチ／
Ｎｏｒ発生部６に入 力される信号で、データ転送モード ではハイレベルとなり、データバス スイッチ／Ｎｏ？発生部よりＮＯＰ コードを発生させる。通常はローレ ベル。
Ｎｏｒ発生部６に入 力される信号で、データ転送モード ではハイレベルとなり、データバス スイッチ／Ｎｏ？発生部よりＮＯＰ コードを発生させる。通常はローレ ベル。
次に第２図を参照してデータバスイスイッチ／ＮＯＰ発
生部５について詳述する。図示のようにデータバススイ
ッチ／Ｎｏ？発生部５は、２つの３ステートバツフア５
１と５２を有している。３ステートバツフア５１は、周
辺デバイスよりＣＰＵ１へのデータ読み込み制御のスイ
ッチでＣＰＵ１のプログラム転送における読み込みの際
に、ＲＤ倍信号ローレベル）がＯＲゲート５４を介して
入力され導通状態となる。また３ステートバツフア５２
はＣＰＵＩより周辺デバイスへのデータ転送を制御する
スイッチで、ＣＰＵＩのプログラム転送における書込の
際に、ＷＲ倍信号ローレベル）がＯＲゲート５３を介し
て入力され導通状態（スイッチオン）になる。しかし、
この実施例による高速データ転送モードでは、ハイレベ
ルのＣ信号が２人力ＯＲゲート５３と５４の第２人力に
加えられるため、ＷＲ倍信号ＲＤ倍信号レベルにかかわ
らず両スイッチ、即ち３ステートバツフア５１と５２は
開の状態（出力インピーダンス高）となり、ＣＰＵＩは
システムデータバスＳＤＲから切り離されることになる
。
生部５について詳述する。図示のようにデータバススイ
ッチ／Ｎｏ？発生部５は、２つの３ステートバツフア５
１と５２を有している。３ステートバツフア５１は、周
辺デバイスよりＣＰＵ１へのデータ読み込み制御のスイ
ッチでＣＰＵ１のプログラム転送における読み込みの際
に、ＲＤ倍信号ローレベル）がＯＲゲート５４を介して
入力され導通状態となる。また３ステートバツフア５２
はＣＰＵＩより周辺デバイスへのデータ転送を制御する
スイッチで、ＣＰＵＩのプログラム転送における書込の
際に、ＷＲ倍信号ローレベル）がＯＲゲート５３を介し
て入力され導通状態（スイッチオン）になる。しかし、
この実施例による高速データ転送モードでは、ハイレベ
ルのＣ信号が２人力ＯＲゲート５３と５４の第２人力に
加えられるため、ＷＲ倍信号ＲＤ倍信号レベルにかかわ
らず両スイッチ、即ち３ステートバツフア５１と５２は
開の状態（出力インピーダンス高）となり、ＣＰＵＩは
システムデータバスＳＤＲから切り離されることになる
。
５５はＮｏｒ発生部であり、ＣＰＵＩ側のデータバスＤ
ＢＩと結合しており、高速データ転送において、ＣＰＵ
ＩへＮＯＰコードを供給するものである。ここでは、Ｎ
ＯＰ発生部５５はデータバスＤＢＩの各線を抵抗を介し
て設置する構成（いわゆるプルダウン構成）をとってい
る。したがって、３ステートバツフア５１．５２で構成
される両スイッチが開となる高速データ転送モードでは
、ＮＯＰ発生部５５により入力データバスＤＢ１１−に
は、ａｌｌ”０” （ＯＯＨ）（７）：ｌ−ドが発生し
、ＣＰＵＩに供給される。この場合、ＯＯＨのコードが
ＣＰＵＩにとって、ＮＯＰコードとなっているわけであ
る。ＣＰＵＩの機種によっては他のパターン例えばａｌ
ｌ “ｌ” （ＩＩＨ）をＮＯＰコードとして使用する
ものもある。その場合には、そのパータンを発生するよ
うにＮＯＰ発生部５５を構成すればよい。例えば、ＣＰ
ＵＩが１１ＨをＮＯＰコードとして使用する場合には、
プルアップ構成にする。
ＢＩと結合しており、高速データ転送において、ＣＰＵ
ＩへＮＯＰコードを供給するものである。ここでは、Ｎ
ＯＰ発生部５５はデータバスＤＢＩの各線を抵抗を介し
て設置する構成（いわゆるプルダウン構成）をとってい
る。したがって、３ステートバツフア５１．５２で構成
される両スイッチが開となる高速データ転送モードでは
、ＮＯＰ発生部５５により入力データバスＤＢ１１−に
は、ａｌｌ”０” （ＯＯＨ）（７）：ｌ−ドが発生し
、ＣＰＵＩに供給される。この場合、ＯＯＨのコードが
ＣＰＵＩにとって、ＮＯＰコードとなっているわけであ
る。ＣＰＵＩの機種によっては他のパターン例えばａｌ
ｌ “ｌ” （ＩＩＨ）をＮＯＰコードとして使用する
ものもある。その場合には、そのパータンを発生するよ
うにＮＯＰ発生部５５を構成すればよい。例えば、ＣＰ
ＵＩが１１ＨをＮＯＰコードとして使用する場合には、
プルアップ構成にする。
次に第３図を参照してコントロール信号制御部６につい
て詳述する。６６はメモリ選択論理部で、ここでは、ア
ドレスバスＡＢからのアドレスの一部をデコードしてメ
モリ選択の信号を発生するアドレスデコーダで構成され
る。メモリ（デバイス）選択論理部は一般にマイクロコ
ンピュータにおいてＣＰＵＩがプログラム転送の際１周
辺メモリ（デバイス）の選択のために使用する素子であ
るが、この実施例においては、高速データ転送の肥し一
ム壬）１田１６丁お４１ つ才番１着田１．でいスｈ
ｔ十である。
て詳述する。６６はメモリ選択論理部で、ここでは、ア
ドレスバスＡＢからのアドレスの一部をデコードしてメ
モリ選択の信号を発生するアドレスデコーダで構成され
る。メモリ（デバイス）選択論理部は一般にマイクロコ
ンピュータにおいてＣＰＵＩがプログラム転送の際１周
辺メモリ（デバイス）の選択のために使用する素子であ
るが、この実施例においては、高速データ転送の肥し一
ム壬）１田１６丁お４１ つ才番１着田１．でいスｈ
ｔ十である。
６７ （ＥＮＤ Ａｄ）は、高速データ転送の最終ア
ドレスを記憶するものであり、アドレスバス上に最終ア
ドレスが発生したときに比較部６８より高速データ転送
完了を表わすＩＮＴ出力（ロウレベル）がでる。
ドレスを記憶するものであり、アドレスバス上に最終ア
ドレスが発生したときに比較部６８より高速データ転送
完了を表わすＩＮＴ出力（ロウレベル）がでる。
ＡＮＤゲート６５はＣＰＵＩからのＣ３２信号とアドレ
スデコーダ６６からのＡＣ３２信号と結合しており、そ
の出力信号ＭＣ５２はＲＡＭ２のチップ選択入力（ロウ
レベルでアクティブ）に加えられる。同様にＡＮＤゲー
ト６４にはＣＰＬＴＩからのＣ３Ｉ信号とアドレスデコ
ーダ６６からのＡＣ３Ｉ信号が入力され、その出力信号
ＭＣ３ＩはＲＡＭＩのチップ選択入力に加えられる。Ｏ
Ｒゲート６３はＣＰＵＩからのＣ５２信号とＨＤ倍信号
入力され、その出力はＣＰＵＩからのＷＲ倍信号第１人
力とする２人力ＡＮＤゲート６２の第２人力に加えられ
る。ＡＮＤゲート６２の出力信号はＲＡＭ２の読出／書
込入力に加えられる。同様に、ＯＲゲート６１はＣＰＵ
ＩからのＣ３Ｉ信号とＲＤ倍信号入力され、その出力は
ＣＰＵＩからのＷＲ倍信号第１人力とする２人力ＡＮＤ
ゲー）６０の第２人力に加えられ、ＡＮＤゲート６２の
出力はＲＡＭＩの読出／書込入力に加えられる。
スデコーダ６６からのＡＣ３２信号と結合しており、そ
の出力信号ＭＣ５２はＲＡＭ２のチップ選択入力（ロウ
レベルでアクティブ）に加えられる。同様にＡＮＤゲー
ト６４にはＣＰＬＴＩからのＣ３Ｉ信号とアドレスデコ
ーダ６６からのＡＣ３Ｉ信号が入力され、その出力信号
ＭＣ３ＩはＲＡＭＩのチップ選択入力に加えられる。Ｏ
Ｒゲート６３はＣＰＵＩからのＣ５２信号とＨＤ倍信号
入力され、その出力はＣＰＵＩからのＷＲ倍信号第１人
力とする２人力ＡＮＤゲート６２の第２人力に加えられ
る。ＡＮＤゲート６２の出力信号はＲＡＭ２の読出／書
込入力に加えられる。同様に、ＯＲゲート６１はＣＰＵ
ＩからのＣ３Ｉ信号とＲＤ倍信号入力され、その出力は
ＣＰＵＩからのＷＲ倍信号第１人力とする２人力ＡＮＤ
ゲー）６０の第２人力に加えられ、ＡＮＤゲート６２の
出力はＲＡＭＩの読出／書込入力に加えられる。
ＣＰＵＩからのＣ３Ｉ信号とＣ３２信号は高速データ転
送のために使用する信号で、ＣＰＵＩの通常動作では（
メモリ選択信号として）使用しない。すなわち、通常は
ハイレベルに固定されており、ＣＰＵＩはもっばらアド
レスバスＡＢ、アドレスデコーダ６６を介してメモリを
選択する。例えば、ＲＡＭ２を選択する場合には、アド
レスデコーダよりローレベルのＲＡＭ２選択信号ＡＣ３
２が出て、これがゲート６５（負論理ＯＲゲート）を通
ってＲＡＭ２の選択が行なわれる（ＭＣ８２信号がロー
レベル）。高速データ転送モードでのＣ８１、Ｃ３２信
号の使用のしかたについては以下の動作説明〒明らかに
する。
送のために使用する信号で、ＣＰＵＩの通常動作では（
メモリ選択信号として）使用しない。すなわち、通常は
ハイレベルに固定されており、ＣＰＵＩはもっばらアド
レスバスＡＢ、アドレスデコーダ６６を介してメモリを
選択する。例えば、ＲＡＭ２を選択する場合には、アド
レスデコーダよりローレベルのＲＡＭ２選択信号ＡＣ３
２が出て、これがゲート６５（負論理ＯＲゲート）を通
ってＲＡＭ２の選択が行なわれる（ＭＣ８２信号がロー
レベル）。高速データ転送モードでのＣ８１、Ｃ３２信
号の使用のしかたについては以下の動作説明〒明らかに
する。
以下、高速データ転送の動作について説明する。便宜上
、ＲＡＭ１からＲＡＭ２にデータ転送するものとし、第
４図、第５図及びその他の図を参照して説明する。
、ＲＡＭ１からＲＡＭ２にデータ転送するものとし、第
４図、第５図及びその他の図を参照して説明する。
まず、ステップ１００でデータ受信側（即ち書き込み側
）のメモリであるＲＡＭ２ （第１図）に対して、選択
信号Ｃ９２をイネーブルする（ローレベルにする）、こ
れによりＲＡＭ２にはローレベルのＭＣＳ信号が送られ
ＲＡＭ２はチップイネーブルされる（第３図、第１図、
第５図）。ただし、ＣＳＩ信号はハイレベルのままであ
る。ステップ１０１でデータ転送制御信号Ｃをイネーブ
ル゛Ｈ″にしてＣＰＵＩをシステムデータバスＳＤＲか
ら切り離す。これによりＣＰＵＩ側のデータバスＤＢＩ
にはＮＯＰコードが発生する（第２図参照）。次にＣＰ
ＵＩはデータ転送の先頭アドレス（データ送信側のメモ
リであるＲＡＭＩの領域内のアドレス）にジャンプする
（ステップ１０２）。これにより、アドレスバスＡ Ｂ
−ｌ二にはこのアドレスが発生し、その一部はメモリ選
択論理部であるアドレスデコーダ６６（第３図）に送ら
れる。このため、ＲＡＭＩの選択信号ＡＣ３Ｉがイネー
ブル゛Ｌ′′となりゲート６４を介してデータ送信側（
読み出し側）のメモリであるＲＡＭＪがチップイネーブ
ルされる。ここにおいて、データ送信側と受信側のメモ
リ、ＲＡＭＩとＲＡＭ２は選択された状態にあって、各
メモリのアドレス入力には、同一のアドレスが入力され
ており（同一アドレスによるアドレス指定がされている
）、ＣＰＵＩ側のデータバスＤＢＩ上にはＮＯＰコード
が現われている。ここでＣＰＵＩはＯＦコツー（オペレ
ーションコード）を読み込もうとしてＲＤ倍信号出力す
る。しかし、実際に読み込むのはＯＰコツーではなくＮ
ｏｒコードである。したがってＣＰＵＩは何も実行せず
、次のクロックφの際にアドレスカウンタがインクリメ
ントされ、次のアドレスに移行する。一方、ＲＤ倍信号
ローレベル）の発生により、この信号がデバイス６のゲ
ート６３．６２を介してＲＡＭ２の書込／読出入力端子
Ｒ／Ｗ２に書込信号（ローレベル信号）として入力され
るため、ＲＡＭ２はデータ入力状態ｒ 車；入Ｊｌ’
ｆｆｌ ）Ｌ”、 ｔｒス−＊ ｆ＝ ＲＡ Ｍ １
ｔＴ＋婁；入／ ｕ出入力端子Ｒ／Ｗｌはハイレベル（
Ｃ５Ｉ信号”°Ｈ′、ＷＲ信号１１Ｈ”）のままである
ため、データ出力状態（読出状態）になる。このため、
先頭アドレスで指定されるＲＡＭＩ内の記憶場所よりデ
ータが出力され、同じく先頭アドレスで指定されるＲＡ
Ｍ２内の記憶場所へ直接転送され、１個分のデータ転送
が行なわれる。この後ＣＰＵＩは同じようにしてＮＯＰ
コードを読み込み、アドレスだけをカウントアツプして
いき、ＲＡＭＩよりＲＡＭ２へのデータ転送がＲＤクロ
ック信号の発生ごとに行なわれていく。やがてアドレス
バスＡＢ上のアドレスが最終アドレス記憶部６７（第３
図）のアドレスデータと一致すると（データ転送完了）
、比較部６８により割込信号ＩＮＴがＣＰＵＩに入力さ
れる。これによりＣＰＵＩは、Ｃ８２信号をハイレベル
に戻しくステップ１０４）、データ転送信号Ｃをローレ
ベルに戻すことにより（ステップ１０５）、ＣＰＵ１と
システムバスとの接続を復帰させ、アドレスをＲＯＭＺ
内の所定アドレスにジャ、ツブさせることにより（ステ
ップ１０６）、アドレスバス上にＲＯＭ２の所定アドレ
スが出力され、その」−位アドレスがアドレスデコーダ
６６を介してデコードされてＣ５ＲＯＭ信号が出てＲＯ
Ｍ２がチップイネーブルされるとともに、残りの下位ア
ドレスによりＲＯＭＺ内の所定の記憶場所が指定される
。このため、ＲＯＭ２の同記憶場所より、オペレーショ
ンコードが取り出されシステムデータバス上に出力され
る。ＣＰＵＩはＲＤ倍信号出力して（ステップ１０７）
このオペレーションコードを読み取り（１０８）、通常
の動作に復帰する。通常のプログラム転送では、ＣＰＵ
Ｉはアドレスバス及びドレスデコーダ６６を介してメモ
リの選択及び選択メモリ内の記憶場所の指定を行ない、
ＷＲ倍信号より、メモリの読出／書込信号Ｒ／Ｗ 、
Ｒ／Ｗｌが制御される（ＷＲ−Ｒ／Ｗ１＝ Ｒ／Ｗ２
：第３図参照）。
）のメモリであるＲＡＭ２ （第１図）に対して、選択
信号Ｃ９２をイネーブルする（ローレベルにする）、こ
れによりＲＡＭ２にはローレベルのＭＣＳ信号が送られ
ＲＡＭ２はチップイネーブルされる（第３図、第１図、
第５図）。ただし、ＣＳＩ信号はハイレベルのままであ
る。ステップ１０１でデータ転送制御信号Ｃをイネーブ
ル゛Ｈ″にしてＣＰＵＩをシステムデータバスＳＤＲか
ら切り離す。これによりＣＰＵＩ側のデータバスＤＢＩ
にはＮＯＰコードが発生する（第２図参照）。次にＣＰ
ＵＩはデータ転送の先頭アドレス（データ送信側のメモ
リであるＲＡＭＩの領域内のアドレス）にジャンプする
（ステップ１０２）。これにより、アドレスバスＡ Ｂ
−ｌ二にはこのアドレスが発生し、その一部はメモリ選
択論理部であるアドレスデコーダ６６（第３図）に送ら
れる。このため、ＲＡＭＩの選択信号ＡＣ３Ｉがイネー
ブル゛Ｌ′′となりゲート６４を介してデータ送信側（
読み出し側）のメモリであるＲＡＭＪがチップイネーブ
ルされる。ここにおいて、データ送信側と受信側のメモ
リ、ＲＡＭＩとＲＡＭ２は選択された状態にあって、各
メモリのアドレス入力には、同一のアドレスが入力され
ており（同一アドレスによるアドレス指定がされている
）、ＣＰＵＩ側のデータバスＤＢＩ上にはＮＯＰコード
が現われている。ここでＣＰＵＩはＯＦコツー（オペレ
ーションコード）を読み込もうとしてＲＤ倍信号出力す
る。しかし、実際に読み込むのはＯＰコツーではなくＮ
ｏｒコードである。したがってＣＰＵＩは何も実行せず
、次のクロックφの際にアドレスカウンタがインクリメ
ントされ、次のアドレスに移行する。一方、ＲＤ倍信号
ローレベル）の発生により、この信号がデバイス６のゲ
ート６３．６２を介してＲＡＭ２の書込／読出入力端子
Ｒ／Ｗ２に書込信号（ローレベル信号）として入力され
るため、ＲＡＭ２はデータ入力状態ｒ 車；入Ｊｌ’
ｆｆｌ ）Ｌ”、 ｔｒス−＊ ｆ＝ ＲＡ Ｍ １
ｔＴ＋婁；入／ ｕ出入力端子Ｒ／Ｗｌはハイレベル（
Ｃ５Ｉ信号”°Ｈ′、ＷＲ信号１１Ｈ”）のままである
ため、データ出力状態（読出状態）になる。このため、
先頭アドレスで指定されるＲＡＭＩ内の記憶場所よりデ
ータが出力され、同じく先頭アドレスで指定されるＲＡ
Ｍ２内の記憶場所へ直接転送され、１個分のデータ転送
が行なわれる。この後ＣＰＵＩは同じようにしてＮＯＰ
コードを読み込み、アドレスだけをカウントアツプして
いき、ＲＡＭＩよりＲＡＭ２へのデータ転送がＲＤクロ
ック信号の発生ごとに行なわれていく。やがてアドレス
バスＡＢ上のアドレスが最終アドレス記憶部６７（第３
図）のアドレスデータと一致すると（データ転送完了）
、比較部６８により割込信号ＩＮＴがＣＰＵＩに入力さ
れる。これによりＣＰＵＩは、Ｃ８２信号をハイレベル
に戻しくステップ１０４）、データ転送信号Ｃをローレ
ベルに戻すことにより（ステップ１０５）、ＣＰＵ１と
システムバスとの接続を復帰させ、アドレスをＲＯＭＺ
内の所定アドレスにジャ、ツブさせることにより（ステ
ップ１０６）、アドレスバス上にＲＯＭ２の所定アドレ
スが出力され、その」−位アドレスがアドレスデコーダ
６６を介してデコードされてＣ５ＲＯＭ信号が出てＲＯ
Ｍ２がチップイネーブルされるとともに、残りの下位ア
ドレスによりＲＯＭＺ内の所定の記憶場所が指定される
。このため、ＲＯＭ２の同記憶場所より、オペレーショ
ンコードが取り出されシステムデータバス上に出力され
る。ＣＰＵＩはＲＤ倍信号出力して（ステップ１０７）
このオペレーションコードを読み取り（１０８）、通常
の動作に復帰する。通常のプログラム転送では、ＣＰＵ
Ｉはアドレスバス及びドレスデコーダ６６を介してメモ
リの選択及び選択メモリ内の記憶場所の指定を行ない、
ＷＲ倍信号より、メモリの読出／書込信号Ｒ／Ｗ 、
Ｒ／Ｗｌが制御される（ＷＲ−Ｒ／Ｗ１＝ Ｒ／Ｗ２
：第３図参照）。
ＲＡＭ２よりＲＡＭＩへの高速、直接データ転送を行う
場合は、ＲＡＭ１よりＲＡＭ２への転送の場合と反対の
ことを行なえばよい。
場合は、ＲＡＭ１よりＲＡＭ２への転送の場合と反対の
ことを行なえばよい。
なお、」１記の第１実施例では、第１メモリとしてＲＡ
ＭＩを第２メモリとしてＲＡＭ２を使用しているが、こ
れに限らず、例えば第１メモリとしてＲＯＭを使用して
もよい（この場合、第３図に示す構成は全く変える必要
はない。ＲＯＭが常にデータ送信側のメモリになるだけ
である）。
ＭＩを第２メモリとしてＲＡＭ２を使用しているが、こ
れに限らず、例えば第１メモリとしてＲＯＭを使用して
もよい（この場合、第３図に示す構成は全く変える必要
はない。ＲＯＭが常にデータ送信側のメモリになるだけ
である）。
また、直接データ転送すべきメモリとして第３のメモリ
を追加してもよい。この場合は、ＣＰＵ１側にＣ３３信
号を発生する手段を設け、その信号線をコントロール信
号制御部に接続し、コントロール信号制御部６側には、
アドレスデコーダ回路に、アドレス信号をデコードして
、ＡＣ３３信号を生成する手段を設け、また、Ｒ／Ｗ３
．１４Ｃ９３信号を生成するための回路（即ち、ＡＣＳ
３とＣ３３と結合し、ＭＣ３３を出力するＡＮＤゲート
、ＲＤとＣ３３と結合するＯＲゲート及びこのＯＲゲー
トの出力とＷＲと結合し、Ｒ／Ｗ３を出力するＡＮＤゲ
ート）を付加するだけでよい。同様にして、任意の多数
のメモリを追加しても、上記と同様の手段をその分だけ
追加すれば、簡単に対応でき、その多数のメモリの中か
ら任意に選んだ２つのメモリ間でこの発明による高速、
直接データ転送を行うことが可能である。
を追加してもよい。この場合は、ＣＰＵ１側にＣ３３信
号を発生する手段を設け、その信号線をコントロール信
号制御部に接続し、コントロール信号制御部６側には、
アドレスデコーダ回路に、アドレス信号をデコードして
、ＡＣ３３信号を生成する手段を設け、また、Ｒ／Ｗ３
．１４Ｃ９３信号を生成するための回路（即ち、ＡＣＳ
３とＣ３３と結合し、ＭＣ３３を出力するＡＮＤゲート
、ＲＤとＣ３３と結合するＯＲゲート及びこのＯＲゲー
トの出力とＷＲと結合し、Ｒ／Ｗ３を出力するＡＮＤゲ
ート）を付加するだけでよい。同様にして、任意の多数
のメモリを追加しても、上記と同様の手段をその分だけ
追加すれば、簡単に対応でき、その多数のメモリの中か
ら任意に選んだ２つのメモリ間でこの発明による高速、
直接データ転送を行うことが可能である。
第６図は、この発明の第２実施例で使用するコントロー
ル信号制御部６′の構成を示す。
ル信号制御部６′の構成を示す。
−Ｉ−品温１の実施例（第１図〜第５図）と異なる点は
、選択信号Ｃ３Ｉにより、データ転送モードで使用する
メモリを選択させ、受信側メモリと送信側メモリとを区
別する制御信号としてＤｌとＤ２信号を使用したことで
ある。
、選択信号Ｃ３Ｉにより、データ転送モードで使用する
メモリを選択させ、受信側メモリと送信側メモリとを区
別する制御信号としてＤｌとＤ２信号を使用したことで
ある。
ＣＰ Ｕ １よりコントロール信号制御部６′に供給さ
れる制御信号のうち、Ｃ３Ｉ、ＣＳ２．Ｄｌ、Ｄ２につ
いてその論理レベルを示す表を下にかかげる（その他の
制御信号の論理レベルは第１実施例と同じである）。
れる制御信号のうち、Ｃ３Ｉ、ＣＳ２．Ｄｌ、Ｄ２につ
いてその論理レベルを示す表を下にかかげる（その他の
制御信号の論理レベルは第１実施例と同じである）。
第６図において、６ＡはＮＡＮＤゲートでデータ転送信
号“ＨＩＩでＤ１信号が“Ｈ”のときその出力ＩＩ Ｌ
ＩＩでＯＲゲー）６Ｃをイネーブルして、リード信号
ＲＤ（またはこれと同期するＣＬＯＣＫ信号）を通す。
号“ＨＩＩでＤ１信号が“Ｈ”のときその出力ＩＩ Ｌ
ＩＩでＯＲゲー）６Ｃをイネーブルして、リード信号
ＲＤ（またはこれと同期するＣＬＯＣＫ信号）を通す。
こうして通った信号は第１メモリの直接ライト信号ｎｗ
ｉｔとしてＡＮＤゲート６２に供給される。第２メモリ
の直接ライト信臭ｎＷＲ９小）Ｉ：品り一ついイ叫 Ｔ
’５ＷＴ）１の井渚辻と同様であるのでその構成の説明
を省略する。要するに、第６図の回路では、直接データ
転送モード中は、第１メモリの読出／書込信号Ｒ／Ｗｌ
は直接ライト信号ＤＷＲｌで制御され（Ｒ／Ｗ１＝ Ｄ
Ｗ Ｒ１）、第２メモリの読出／書込信号Ｒ／Ｗ２は
直接ライト信号ＤＷＲ２で制御される（Ｒ／Ｗ１＝ＤＷ
Ｒ２）。同じく直接データ転送モード中は第１メモリ選
択信号ＭＣ５Ｉは選択信号Ｃ８１のみにより制御され（
ＭＣ３１＝ＣＳ １）、同様にＭＣ３２＝Ｃ５２で制御
される。
ｉｔとしてＡＮＤゲート６２に供給される。第２メモリ
の直接ライト信臭ｎＷＲ９小）Ｉ：品り一ついイ叫 Ｔ
’５ＷＴ）１の井渚辻と同様であるのでその構成の説明
を省略する。要するに、第６図の回路では、直接データ
転送モード中は、第１メモリの読出／書込信号Ｒ／Ｗｌ
は直接ライト信号ＤＷＲｌで制御され（Ｒ／Ｗ１＝ Ｄ
Ｗ Ｒ１）、第２メモリの読出／書込信号Ｒ／Ｗ２は
直接ライト信号ＤＷＲ２で制御される（Ｒ／Ｗ１＝ＤＷ
Ｒ２）。同じく直接データ転送モード中は第１メモリ選
択信号ＭＣ５Ｉは選択信号Ｃ８１のみにより制御され（
ＭＣ３１＝ＣＳ １）、同様にＭＣ３２＝Ｃ５２で制御
される。
一方、通常ノモードでは、Ｒ／Ｗｌ、Ｒ／Ｗ２はライト
信号ＷＲで制御きれ（Ｗ Ｒ＝ Ｒ／Ｗ１＝ Ｒ／Ｗ２
）、ＭＣ５Ｉ、ＭＣ３２はアドレスデコーダ６′から出
力される選択信号ＡＣ３１、ＡＣ３２により夫々制御さ
れる（ＭＣ５ｌ＝ＡＣ５１，ＭＣ５２＝ＡＣＳ２）。
信号ＷＲで制御きれ（Ｗ Ｒ＝ Ｒ／Ｗ１＝ Ｒ／Ｗ２
）、ＭＣ５Ｉ、ＭＣ３２はアドレスデコーダ６′から出
力される選択信号ＡＣ３１、ＡＣ３２により夫々制御さ
れる（ＭＣ５ｌ＝ＡＣ５１，ＭＣ５２＝ＡＣＳ２）。
例えば、第１メモリ（ＲＡＭＩ）から第２メモリ（ＲＡ
Ｍ２）に直接データ転送を行う場合には、Ｃ３Ｉ ”Ｌ
”、ＣＳ２ ’“Ｌ”に指定されるため、ＭＣ３１”Ｌ
” 、ＭＣＳ ２ ’“Ｌ １１となり、ＲＡＭＩとＲ
ＡＭ２はともにチップイネーブルされる。またＤ２はＨ
”に指定され（受信メモリＲＡＭ２に関連するものであ
るから）、ＤＩはｔｔ Ｌ １１のままである。この結
果、転送制御信号がＬ”から“Ｈ”になったタイミング
（データ転送の開始タイミング）で、ＲＤ又はＣＬＯＣ
Ｋ信号がゲート６Ｄを通り、さらに、ゲート６２を通っ
て受信メモリであるＲＡＭ２を書込制御する。一方、Ｄ
ＷＲｌは“Ｈ１１であるため、第１メモリは、Ｒ／Ｗｌ
がＨ”で読出状態におかれる。
Ｍ２）に直接データ転送を行う場合には、Ｃ３Ｉ ”Ｌ
”、ＣＳ２ ’“Ｌ”に指定されるため、ＭＣ３１”Ｌ
” 、ＭＣＳ ２ ’“Ｌ １１となり、ＲＡＭＩとＲ
ＡＭ２はともにチップイネーブルされる。またＤ２はＨ
”に指定され（受信メモリＲＡＭ２に関連するものであ
るから）、ＤＩはｔｔ Ｌ １１のままである。この結
果、転送制御信号がＬ”から“Ｈ”になったタイミング
（データ転送の開始タイミング）で、ＲＤ又はＣＬＯＣ
Ｋ信号がゲート６Ｄを通り、さらに、ゲート６２を通っ
て受信メモリであるＲＡＭ２を書込制御する。一方、Ｄ
ＷＲｌは“Ｈ１１であるため、第１メモリは、Ｒ／Ｗｌ
がＨ”で読出状態におかれる。
以降のデータ転送の実行は第１実施例の動作で説明した
ものと同じである。
ものと同じである。
アドレスバスＡＢ上のアドレス（ＣＰＵＩ内のアドレス
カウンタから出力されるアドレス）が、ＲＡＭ２ （ま
たはＲＡＭＩ）の領域を越える（データ転送完了）と、
アドレスデコーダ６６′はアクティブ゛Ｌ″の割込信号
ＩＮＴを出力する（っよりＩＮＴを発生させるアドレス
範囲は、いずれのメモリの選択のためのアドレス領域と
も異なる範囲（メモリ不使用範囲）としているのである
）。以降は第４図に関連して説明したのと同様な復帰処
理がなされる（ステップ４での処理がｒｃｓｌ、Ｃ３２
の選択解除、及び、Ｄ２のリード指定解除」とする処理
に変更されるだけである）。
カウンタから出力されるアドレス）が、ＲＡＭ２ （ま
たはＲＡＭＩ）の領域を越える（データ転送完了）と、
アドレスデコーダ６６′はアクティブ゛Ｌ″の割込信号
ＩＮＴを出力する（っよりＩＮＴを発生させるアドレス
範囲は、いずれのメモリの選択のためのアドレス領域と
も異なる範囲（メモリ不使用範囲）としているのである
）。以降は第４図に関連して説明したのと同様な復帰処
理がなされる（ステップ４での処理がｒｃｓｌ、Ｃ３２
の選択解除、及び、Ｄ２のリード指定解除」とする処理
に変更されるだけである）。
この第２実施例も、第１実施例と同様に拡張性を有し、
第３、第４メモリ・・・とメモリを追加して使用するこ
とができる。
第３、第４メモリ・・・とメモリを追加して使用するこ
とができる。
最後に、上記第１と第２実施例では、ＲＡＭ１．２とし
て、ひとつの端子（Ｒ／Ｗ ）で書込／読出制御するタ
イプのメモリを使用しているが、これに限らず、書込と
読出が別の端子を介して行なわれるタイプのメモリにも
本発明を適用することができ、そのために必要な変更は
当業者が容易に実施し得る範囲内である。
て、ひとつの端子（Ｒ／Ｗ ）で書込／読出制御するタ
イプのメモリを使用しているが、これに限らず、書込と
読出が別の端子を介して行なわれるタイプのメモリにも
本発明を適用することができ、そのために必要な変更は
当業者が容易に実施し得る範囲内である。
［発明の効果］
以上の説明から明らかなように、この発明によれば、デ
ータ転送モードでＮＯＰコードがＣＰＵ１側に供給され
るように１−１ＣＰＵＩがＮＯＰコードを読み込むごと
に歩進させられるアドレスカウンタが同一アドレスを保
持している間に読み出し側のメモリをデータ送信状態に
し、書き込み側のメモ１）ｋ７’−夕受信状態にしてい
るので、メモリ間（ＲＡＭＭＲＡＭ、ＲＡＭカード４−
ＴｈＲＡＭ、ＲＯＭ−＋ＲＡＭ等々）の大量のデータ転
送が直接かつ高速に行なえ、しかも構成が簡単であって
、小型のＣＰＵレベルの論理を必要とする従来のＤＭＡ
コントローラのようなものは一切不要である。
ータ転送モードでＮＯＰコードがＣＰＵ１側に供給され
るように１−１ＣＰＵＩがＮＯＰコードを読み込むごと
に歩進させられるアドレスカウンタが同一アドレスを保
持している間に読み出し側のメモリをデータ送信状態に
し、書き込み側のメモ１）ｋ７’−夕受信状態にしてい
るので、メモリ間（ＲＡＭＭＲＡＭ、ＲＡＭカード４−
ＴｈＲＡＭ、ＲＯＭ−＋ＲＡＭ等々）の大量のデータ転
送が直接かつ高速に行なえ、しかも構成が簡単であって
、小型のＣＰＵレベルの論理を必要とする従来のＤＭＡ
コントローラのようなものは一切不要である。
第１図はこの発明の第１実施例を示す全体構成ブロック
図、第２図はデータバススイッチ／Ｎ。 Ｐ発生部の構成図、第３図はコントロール信号制御部の
構成図、第４図はデータ転送のフローチャート、第５図
はデータ転送のタイミングチャート、第６図は第２実施
例で使用するコントロール信号制御部の構成図である。 ■・・・・・・ＣＰＵ、 ２・・・・・・ＲＯＭ、３・
・・・・・ＲＡＭ１．４・・・・・・ＲＡＭ２．５・・
・・・・データバススイッチ／ＮＯＰ発生部、６．６′
・・・・・・コントロール信号制御部。
図、第２図はデータバススイッチ／Ｎ。 Ｐ発生部の構成図、第３図はコントロール信号制御部の
構成図、第４図はデータ転送のフローチャート、第５図
はデータ転送のタイミングチャート、第６図は第２実施
例で使用するコントロール信号制御部の構成図である。 ■・・・・・・ＣＰＵ、 ２・・・・・・ＲＯＭ、３・
・・・・・ＲＡＭ１．４・・・・・・ＲＡＭ２．５・・
・・・・データバススイッチ／ＮＯＰ発生部、６．６′
・・・・・・コントロール信号制御部。
Claims (1)
- 読み出し側のメモリと書き込み側のメモリを選択する手
段と、ＣＰＵに備えられるアドレスカウンタと、ＣＰＵ
よりシステムデータバスを切り離し、ＮＯＰコードをＣ
ＰＵへ供給する手段と、ＣＰＵにおけるＮＯＰ判断で歩
進させられる上記アドレスカウンタが同一アドレスを保
持している間に書き込み側のメモリと読み出し側のメモ
リを夫々、書き込み、読み出しの状態に制御する手段と
を有することを特徴とするメモリ間のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17549585A JPS6235950A (ja) | 1985-08-09 | 1985-08-09 | メモリ間のデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17549585A JPS6235950A (ja) | 1985-08-09 | 1985-08-09 | メモリ間のデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235950A true JPS6235950A (ja) | 1987-02-16 |
Family
ID=15997038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17549585A Pending JPS6235950A (ja) | 1985-08-09 | 1985-08-09 | メモリ間のデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204352A (ja) * | 1987-02-19 | 1988-08-24 | Fujitsu Ltd | デ−タ転送方式 |
| JPH01166152A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | プログラム格納制御システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127259A (en) * | 1981-01-29 | 1982-08-07 | Toyo Electric Mfg Co Ltd | System for high-speed data transfer |
| JPS5972532A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | デ−タ転送制御方法 |
-
1985
- 1985-08-09 JP JP17549585A patent/JPS6235950A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127259A (en) * | 1981-01-29 | 1982-08-07 | Toyo Electric Mfg Co Ltd | System for high-speed data transfer |
| JPS5972532A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | デ−タ転送制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204352A (ja) * | 1987-02-19 | 1988-08-24 | Fujitsu Ltd | デ−タ転送方式 |
| JPH01166152A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | プログラム格納制御システム |
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