JPH01166152A - プログラム格納制御システム - Google Patents
プログラム格納制御システムInfo
- Publication number
- JPH01166152A JPH01166152A JP62322949A JP32294987A JPH01166152A JP H01166152 A JPH01166152 A JP H01166152A JP 62322949 A JP62322949 A JP 62322949A JP 32294987 A JP32294987 A JP 32294987A JP H01166152 A JPH01166152 A JP H01166152A
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- JP
- Japan
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- program
- counter
- control system
- impressed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
初期時、外部メモリから内部メモリにプログラムを転送
する格納制御システムに関し、回路構成を簡単にするこ
とを目的とし、プログラムを格納する内部メモリと、該
内部メモリのアドレスを指定するカウンタを有するプロ
グラム制御部と、これらの外部に設けられプログラムを
格納する外部メモリとを有し、初期時に外部メモリのプ
ログラムを内部メモリに転送する、プログラム格納制御
システムにおいて、前記プログラム制御部内のカウンタ
を、前記初期プログラム転送時のみ、前記内部メモリお
よび前記外部メモリのアドレスカウンタとして共用し、
前記初期プログラム転送を行なわせるように構成する。
する格納制御システムに関し、回路構成を簡単にするこ
とを目的とし、プログラムを格納する内部メモリと、該
内部メモリのアドレスを指定するカウンタを有するプロ
グラム制御部と、これらの外部に設けられプログラムを
格納する外部メモリとを有し、初期時に外部メモリのプ
ログラムを内部メモリに転送する、プログラム格納制御
システムにおいて、前記プログラム制御部内のカウンタ
を、前記初期プログラム転送時のみ、前記内部メモリお
よび前記外部メモリのアドレスカウンタとして共用し、
前記初期プログラム転送を行なわせるように構成する。
本発明は、外部メモリに格納されたプログラムを起動時
に一旦内部メモリに転送した後、転送されたプログラム
に基いて制御処理を行うプログラム格納制御システムに
関する。
に一旦内部メモリに転送した後、転送されたプログラム
に基いて制御処理を行うプログラム格納制御システムに
関する。
コンピュータを用いた制御システム、例えば自動交換機
システム・の中央プロセッサには、プログラムおよびデ
ータを記憶して制御処理に直接用いる内部メモリ、例え
ばスタティックＲＡＭの外に、内部メモリで動作させる
プログラムを保存した外部メモリ、例えばＲＯＭが設け
られている。外部メモリを設ける理由は種々あるが、そ
のいくつかを述べる。第１の理由としては、中央プロセ
ッサの処理内容の変更に対し、迅速且つ安全確実に対処
するためである。中央プロセッサの処理内容が変更にな
る場合、他のコンピュータを用いて予め変更の処理内容
でデバッグを行ない、デバッグ完了後のプログラムをＲ
ＯＭに記憶させる。中央プロセッサ側の外部メモリのＲ
ＯＭとデバッグ完了後のＲＯＭとを交換し、再起動させ
、交換されたＲＯＭの内容を内部メモリに転送させる。
システム・の中央プロセッサには、プログラムおよびデ
ータを記憶して制御処理に直接用いる内部メモリ、例え
ばスタティックＲＡＭの外に、内部メモリで動作させる
プログラムを保存した外部メモリ、例えばＲＯＭが設け
られている。外部メモリを設ける理由は種々あるが、そ
のいくつかを述べる。第１の理由としては、中央プロセ
ッサの処理内容の変更に対し、迅速且つ安全確実に対処
するためである。中央プロセッサの処理内容が変更にな
る場合、他のコンピュータを用いて予め変更の処理内容
でデバッグを行ない、デバッグ完了後のプログラムをＲ
ＯＭに記憶させる。中央プロセッサ側の外部メモリのＲ
ＯＭとデバッグ完了後のＲＯＭとを交換し、再起動させ
、交換されたＲＯＭの内容を内部メモリに転送させる。
これにより、中央プロセッサ側としては、最短のダウン
タイムでデバッグ完了後の処理変更されたプログラムを
動作させることができる。第２の理由としては、高速動
作が要求される内部メモリとして揮発性メモリを用いた
場合、電源断等による内部メモリの内容破壊に対し、不
揮発性又はバッテリイバックアップされた外部メモリか
ら再起動時にプログラムを再転送することで、内部メモ
リをバックアップするために用いられる。
タイムでデバッグ完了後の処理変更されたプログラムを
動作させることができる。第２の理由としては、高速動
作が要求される内部メモリとして揮発性メモリを用いた
場合、電源断等による内部メモリの内容破壊に対し、不
揮発性又はバッテリイバックアップされた外部メモリか
ら再起動時にプログラムを再転送することで、内部メモ
リをバックアップするために用いられる。
第４図に従来のプログラム格納制御システムの１例とし
てマイクロプログラムを格納する制御システムの構成を
示す。
てマイクロプログラムを格納する制御システムの構成を
示す。
外部メモリとしてマイクロプログラムを記憶したＲＯＭ
３ａ、内部メモリとしてスタティックＲＡＭ１ａが設け
られている。初期時又は再起動時に、ロードスタート信
号ＬＯＡＤ、に応じて、ＲＯＭ３ａのプログラムをＳＲ
ＡＭ ｌａに転送するためアドレスカウンタ５ａが設け
られている。ＲＯＭ３ａからＲＡＭ１ａにマイクロプロ
グラムがデータμＤＡＴへとして順次転送される。この
間、マイクロプログラム制御部２ａ内のマイクロプログ
ラムカウンタ２１ａの出力は禁止され、デコーダ４ａは
不動作にされる。
３ａ、内部メモリとしてスタティックＲＡＭ１ａが設け
られている。初期時又は再起動時に、ロードスタート信
号ＬＯＡＤ、に応じて、ＲＯＭ３ａのプログラムをＳＲ
ＡＭ ｌａに転送するためアドレスカウンタ５ａが設け
られている。ＲＯＭ３ａからＲＡＭ１ａにマイクロプロ
グラムがデータμＤＡＴへとして順次転送される。この
間、マイクロプログラム制御部２ａ内のマイクロプログ
ラムカウンタ２１ａの出力は禁止され、デコーダ４ａは
不動作にされる。
上記初期マイクロプログラム転送後、アドレスカウンタ
５ａの出力は禁止され、ＳＲＡＭ１ａ内のマイクロプロ
グラムがマイクロプログラムカウンタ２１ａからのアド
レスにより読み出され、デコーダ４ａで解読されて、制
御処理に用いられる。
５ａの出力は禁止され、ＳＲＡＭ１ａ内のマイクロプロ
グラムがマイクロプログラムカウンタ２１ａからのアド
レスにより読み出され、デコーダ４ａで解読されて、制
御処理に用いられる。
マイクロプログラム制御部２ａには、通常動作時ＳＲＡ
Ｍ１ａのアドレス指定のためのマイクロプログラムカウ
ンタ２１ａが設けられているが、初期プログラム転送時
にはその出力が禁止され使用されない。一方、初期プロ
グラム転送のアドレスカウンタ５ａを別に設置している
。このため、初期フログラム転送時においてマイクロプ
ログラムカウンタ２１ａを利用していないという無駄が
あると共に、アドレスカウンタ５ａを別個設けていると
いう回路構成の複雑さ、高価格という問題がある。
Ｍ１ａのアドレス指定のためのマイクロプログラムカウ
ンタ２１ａが設けられているが、初期プログラム転送時
にはその出力が禁止され使用されない。一方、初期プロ
グラム転送のアドレスカウンタ５ａを別に設置している
。このため、初期フログラム転送時においてマイクロプ
ログラムカウンタ２１ａを利用していないという無駄が
あると共に、アドレスカウンタ５ａを別個設けていると
いう回路構成の複雑さ、高価格という問題がある。
更にＲＡＭ１ａは、マイクロプログラムカウンタ２１ａ
のアドレスとアドレスカウンタ５ａのアドレスを選択的
に受は入れなければならないので、回路が複雑になって
いる。
のアドレスとアドレスカウンタ５ａのアドレスを選択的
に受は入れなければならないので、回路が複雑になって
いる。
本発明は上述の問題点に鑑み、既存のカウンタの有効利
用を図ると共に、回路構成を簡単にし、ひいては、低価
格化を図ることを目的とする。
用を図ると共に、回路構成を簡単にし、ひいては、低価
格化を図ることを目的とする。
本発明のプログラム格納制御システムの原理ブロック図
を第１図に示す。
を第１図に示す。
第１図において、プログラムカウンタ２１を有するプロ
グラム制御部２と、内部メモリ１と外部メモリ３とが図
示の如く接続されている。従来のアドレスカウンタは設
けられていす、プログラムカウンタ２１が内部メモリ１
および外部メモリ３に接続されている。プログラムカウ
ンタ２１は初期プログラム転送時および通常動作時のい
ずれにも用いられる。
グラム制御部２と、内部メモリ１と外部メモリ３とが図
示の如く接続されている。従来のアドレスカウンタは設
けられていす、プログラムカウンタ２１が内部メモリ１
および外部メモリ３に接続されている。プログラムカウ
ンタ２１は初期プログラム転送時および通常動作時のい
ずれにも用いられる。
［作 用］
初期起動時、又は再起動時プログラムロード信号がプロ
グラムカウンタ２１および外部メモリ３に印加される。
グラムカウンタ２１および外部メモリ３に印加される。
゛これによりプログラムカウンタ２１は初期プログラム
ロード用の初期アドレスにセットされる。デコーダ４が
不動作状態にされる。
ロード用の初期アドレスにセットされる。デコーダ４が
不動作状態にされる。
外部メモリ３はプログラムカウンタ２１から与えられた
アドレスのプログラムをデータとして内部メモリ１に出
力し、内部メモリ１はプログラムカウンタ２１から与え
られたアドレスに外部メモリからのプログラムデータを
記憶する。プログラムカウンタ２１はクロックＣＫの印
加に応じて、順次アドレスを更新する。これにより、外
部メモリ３のプログラムデータが順次内部メモリ１に記
憶される。以上のプログラム転送はプログラムカウンタ
２１がオーバーフローするまで継続する。
アドレスのプログラムをデータとして内部メモリ１に出
力し、内部メモリ１はプログラムカウンタ２１から与え
られたアドレスに外部メモリからのプログラムデータを
記憶する。プログラムカウンタ２１はクロックＣＫの印
加に応じて、順次アドレスを更新する。これにより、外
部メモリ３のプログラムデータが順次内部メモリ１に記
憶される。以上のプログラム転送はプログラムカウンタ
２１がオーバーフローするまで継続する。
プログラムカウンタ２１がオーバーフローすると、外部
メモリ３からのプログラムデータ出力は禁止され、デコ
ーダ４が動作可能となる。これ以降は、通常のプログラ
ム制御に移行する。
メモリ３からのプログラムデータ出力は禁止され、デコ
ーダ４が動作可能となる。これ以降は、通常のプログラ
ム制御に移行する。
以上の如く、既存のプログラムカウンタ２１を初期プロ
グラム転送にも利用することで、回路構成が簡単になり
、低価格化が図れる。
グラム転送にも利用することで、回路構成が簡単になり
、低価格化が図れる。
（実施例〕
本発明の１実施例として、マイクロプログラム格納制御
システムについて第２図を参照して述べる。
システムについて第２図を参照して述べる。
第２図において、プログラム制御部２として、マイクロ
プログラム制御部２ａ、内部メモリ１としてスタティッ
クＲＡＭ１ａ、外部メモリ３としてＲＯＭメモリ３”が
設けられている。
プログラム制御部２ａ、内部メモリ１としてスタティッ
クＲＡＭ１ａ、外部メモリ３としてＲＯＭメモリ３”が
設けられている。
マイクロプログラム制御＠２ａは、マイクロプログラム
カウンタ（ｔｔ ＰＣ） ２１ ａ 、 ＡＮＤゲー
ト２２ａ１インバータ２３ａ、ＯＲゲート２４ａおよび
インバー゛ タ２５ａを有している。ＲＯＭメモリ３
′はマイクロプログラムを格納したＲＯＭ３１とこのＲ
ＯＭの制御部３２とから成る。μＰＣ２１ａの出力であ
るマイクロフ゛ログラムアドレス（μＡＤＤ）がＳＲＡ
Ｍ１ａとＲＯＭ３１にそれぞれバス５１．５２を介して
共通に印加されている。ＲＯＭ３１からはマイクロプロ
グラムデータ（ｕ ＤＡＴＡ）がＳＲＡＭ１ａにバス５
４．５３を介して印加される。
カウンタ（ｔｔ ＰＣ） ２１ ａ 、 ＡＮＤゲー
ト２２ａ１インバータ２３ａ、ＯＲゲート２４ａおよび
インバー゛ タ２５ａを有している。ＲＯＭメモリ３
′はマイクロプログラムを格納したＲＯＭ３１とこのＲ
ＯＭの制御部３２とから成る。μＰＣ２１ａの出力であ
るマイクロフ゛ログラムアドレス（μＡＤＤ）がＳＲＡ
Ｍ１ａとＲＯＭ３１にそれぞれバス５１．５２を介して
共通に印加されている。ＲＯＭ３１からはマイクロプロ
グラムデータ（ｕ ＤＡＴＡ）がＳＲＡＭ１ａにバス５
４．５３を介して印加される。
第２図回路の動作を第３図（ａ）〜（ｈ）のタイミング
図を参照して述べる。
図を参照して述べる。
時間ｔ１においてロードスタート信号ＬＯＡＤｓ（第３
図（ｂ））がオンになると、インバータ２３ａを介して
μＰＣ２１ａのクリア端子（ＣＬＲ）にクリア信号が印
加され、μＰＣ２１ａをクリアし、その出力μＡＤＤを
“０”にする（第３図（ｄ））。ＬＯＡＤｓはＲＯＭ制
御部３２にも印加され、ＲＯＭ制御部３２がロードイネ
ーブル信号ＬＯＡＤＥを出力する（第３図（ｂ））。こ
のＬＯＡＤｔがインバータ２５ａを介してデコーダ４を
デスエーブル（不動作）すると共に、ＯＲゲート２４ａ
に印加されＳＲＡＭ ｌａのライトイネーブル信号ＷＥ
発生の信号となる。クロック端子ＣＰに印加されたクロ
ックＣＬＫによりμＰＣ２１ａがμＡＤＤ ＝ ＯをＳ
ＲＡＭ Ｉａ 、 ＲＯＭ ３１に出力することで（
第３図（ｄ））、ＲＯＭ３１のアドレス０のマイクロプ
ログラムデータμＤＡＴＡがＳＲＡＭ ｌａに印加され
る（第３図（ｅ））。一方、クロックＣＬＫがＯＲゲー
ト２４ａに印加されてライトイネーブル信号ＷＥ（第３
図（（至））を発生させ、μＤＡＴＡがＳＲＡＭ１ａに
記憶される（第３図（ｆ））。
図（ｂ））がオンになると、インバータ２３ａを介して
μＰＣ２１ａのクリア端子（ＣＬＲ）にクリア信号が印
加され、μＰＣ２１ａをクリアし、その出力μＡＤＤを
“０”にする（第３図（ｄ））。ＬＯＡＤｓはＲＯＭ制
御部３２にも印加され、ＲＯＭ制御部３２がロードイネ
ーブル信号ＬＯＡＤＥを出力する（第３図（ｂ））。こ
のＬＯＡＤｔがインバータ２５ａを介してデコーダ４を
デスエーブル（不動作）すると共に、ＯＲゲート２４ａ
に印加されＳＲＡＭ ｌａのライトイネーブル信号ＷＥ
発生の信号となる。クロック端子ＣＰに印加されたクロ
ックＣＬＫによりμＰＣ２１ａがμＡＤＤ ＝ ＯをＳ
ＲＡＭ Ｉａ 、 ＲＯＭ ３１に出力することで（
第３図（ｄ））、ＲＯＭ３１のアドレス０のマイクロプ
ログラムデータμＤＡＴＡがＳＲＡＭ ｌａに印加され
る（第３図（ｅ））。一方、クロックＣＬＫがＯＲゲー
ト２４ａに印加されてライトイネーブル信号ＷＥ（第３
図（（至））を発生させ、μＤＡＴＡがＳＲＡＭ１ａに
記憶される（第３図（ｆ））。
時刻ｔ２．ｔ３以降についても、クロックＣＬＫが印加
される度にμＰＣ２１ａが１ずつ更新され、順次更新さ
れたμＡＤＤについて、ＲＯＭ３１からＳＲＡＭ１ａへ
μＤＡＴＡが転送される。
される度にμＰＣ２１ａが１ずつ更新され、順次更新さ
れたμＡＤＤについて、ＲＯＭ３１からＳＲＡＭ１ａへ
μＤＡＴＡが転送される。
時刻ｔｎにおいて、μＰＣ２１ａがオーバーフローする
と、オーバ一端子ＯＶＦからオーバーフロー出力信号（
第３図（ｈ））が、μＰＣ２１ａのロード端子ＬＤ、Ａ
ＮＤゲート２２ａおよびＲＯＭ制御部３２に出力される
。これにより、ＲＯＭ制御部３２がロードイネーブル信
号ＬＯＡＤＥを「高」レベルにしてＲＯＭ３１からのμ
ＤＡＴＡの出力を禁止すると共に、初期ロード用うイト
イネーブル発生用ＯＲゲー１２４ａを禁止し、更にデコ
ーダ４をイネーブル（動作状態）にする。μＰＣ２１ａ
側は、通常動作用の初期アドレスＡＤＤ、、ｌ、がＡＮ
Ｄゲート２２ａを介してロードされる。以下、μＰＣ２
１ａからのμＡＤＤに基いた、ＳＲＡＭ１ａに転送され
たマイクロプログラムがデコーダ４で解読されて、制御
処理を行う。
と、オーバ一端子ＯＶＦからオーバーフロー出力信号（
第３図（ｈ））が、μＰＣ２１ａのロード端子ＬＤ、Ａ
ＮＤゲート２２ａおよびＲＯＭ制御部３２に出力される
。これにより、ＲＯＭ制御部３２がロードイネーブル信
号ＬＯＡＤＥを「高」レベルにしてＲＯＭ３１からのμ
ＤＡＴＡの出力を禁止すると共に、初期ロード用うイト
イネーブル発生用ＯＲゲー１２４ａを禁止し、更にデコ
ーダ４をイネーブル（動作状態）にする。μＰＣ２１ａ
側は、通常動作用の初期アドレスＡＤＤ、、ｌ、がＡＮ
Ｄゲート２２ａを介してロードされる。以下、μＰＣ２
１ａからのμＡＤＤに基いた、ＳＲＡＭ１ａに転送され
たマイクロプログラムがデコーダ４で解読されて、制御
処理を行う。
上述の実施例は、初期マイクロプログラム転送を、初期
アドレス＝０からカウンタ（μＰＣ）２１ａがオーバー
フローするまでとしたが、任意の初期アドレスから、任
意の終了アドレスまでの範囲にすることも可能である。
アドレス＝０からカウンタ（μＰＣ）２１ａがオーバー
フローするまでとしたが、任意の初期アドレスから、任
意の終了アドレスまでの範囲にすることも可能である。
内部メモリ１としてＳＲＡＭ１ａを例示したが、ダイナ
ミックＲＡＭその他の半導体メモリを用いることができ
る。一方、外部メモリ３としてＲＯＭ３１を用いた場合
を例示したが、バッテリイバックアップ式ＲＡＭ等にし
てもよい。これら内部メモリｌ、外部メモリ３は、転送
時間がクロック周期範囲内であれば、種々のものを採用
できる。
ミックＲＡＭその他の半導体メモリを用いることができ
る。一方、外部メモリ３としてＲＯＭ３１を用いた場合
を例示したが、バッテリイバックアップ式ＲＡＭ等にし
てもよい。これら内部メモリｌ、外部メモリ３は、転送
時間がクロック周期範囲内であれば、種々のものを採用
できる。
尚、以上はマイクロプログラムの転送について例示した
が、マイクロプログラムには限定されず、通常のプログ
ラムコードについても適用し得る。
が、マイクロプログラムには限定されず、通常のプログ
ラムコードについても適用し得る。
以上述べたように本発明によれば、既存のプログラムカ
ウンタを初期プログラム転送にも用いることで、プログ
ラム格納制御システムの回路構成を簡単にすることがで
きる。これに伴い、プログラム格納制御システムの価格
の低減化を図ることができる。
ウンタを初期プログラム転送にも用いることで、プログ
ラム格納制御システムの回路構成を簡単にすることがで
きる。これに伴い、プログラム格納制御システムの価格
の低減化を図ることができる。
第１図は本発明のプログラム格納制御システムの原理ブ
ロック図、 第２図は本発明の一実施例としてのマイクロプログラム
格納制御システムの構成図、 第３図（ａ）〜（ｈ）は第２図システムの動作タイミン
グ図、 第４図は従来のマイクロプログラム格納制御システムの
構成図、 である。 （符号の説明） ■・・・・・・・・・内部メモリ、 １ａ・・・・・・スタティックＲＡＭ、２・・・・・・
・・・プログラム制御部、２ａ・・・・・・マイクロプ
ログラム制御部、３・・・・・・・・・外部メモリ、 ４．４ａ・・・デコーダ、 ５ａ・・・・・・アドレスカウンタ、 ２１・・・・・・・・・プログラムカウンタ、２１ａ・
・・・・・・・・マイクロプログラムカウンタ、３１・
・・・・・・・・ＲＯＭ。 ３２・・・・・・・・・１２０Ｍコントローラ。 口＼ 叩ト
ロック図、 第２図は本発明の一実施例としてのマイクロプログラム
格納制御システムの構成図、 第３図（ａ）〜（ｈ）は第２図システムの動作タイミン
グ図、 第４図は従来のマイクロプログラム格納制御システムの
構成図、 である。 （符号の説明） ■・・・・・・・・・内部メモリ、 １ａ・・・・・・スタティックＲＡＭ、２・・・・・・
・・・プログラム制御部、２ａ・・・・・・マイクロプ
ログラム制御部、３・・・・・・・・・外部メモリ、 ４．４ａ・・・デコーダ、 ５ａ・・・・・・アドレスカウンタ、 ２１・・・・・・・・・プログラムカウンタ、２１ａ・
・・・・・・・・マイクロプログラムカウンタ、３１・
・・・・・・・・ＲＯＭ。 ３２・・・・・・・・・１２０Ｍコントローラ。 口＼ 叩ト
Claims (1)
- 【特許請求の範囲】 １、プログラムを格納する内部メモリ（１）と、該内部
メモリのアドレスを指定するカウンタを有するプログラ
ム制御部（２）と、これらの外部に設けられプログラム
を格納する外部メモリ（３）とを有し、初期時に外部メ
モリのプログラムを内部メモリに転送する、プログラム
格納制御システムにおいて、 前記プログラム制御部内のカウンタを、前記初期プログ
ラム転送時のみ、前記内部メモリおよび前記外部メモリ
のアドレスカウンタとして共用し、前記初期プログラム
転送を行なわせるように構成したことを特徴とする、プ
ログラム格納制御システム。 ２、前記内部メモリに転送されるプログラムがマイクロ
プログラムであり、前記カウンタがマイクロプログラム
カウンタである、特許請求の範囲第１項に記載のプログ
ラム格納制御システム。 ３、前記内部メモリが揮発性メモリであり、前記外部メ
モリが交換可能な不揮発性メモリである、特許請求の範
囲第１項又は第２項に記載のプログラム格納制御システ
ム。 ４、前記初期プログラム転送が、前記カウンタに設定さ
れた初期値から前記カウンタがオーバーフローするまで
、順次連続して行なわれる、特許請求の範囲第１項〜第
３項のいずれかに記載のプログラム格納制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322949A JPH01166152A (ja) | 1987-12-22 | 1987-12-22 | プログラム格納制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322949A JPH01166152A (ja) | 1987-12-22 | 1987-12-22 | プログラム格納制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166152A true JPH01166152A (ja) | 1989-06-30 |
Family
ID=18149438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322949A Pending JPH01166152A (ja) | 1987-12-22 | 1987-12-22 | プログラム格納制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410135A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | データの高速処理方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545343A (en) * | 1977-06-15 | 1979-01-16 | Toshiba Corp | Micro program processing system |
| JPS6235950A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
-
1987
- 1987-12-22 JP JP62322949A patent/JPH01166152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545343A (en) * | 1977-06-15 | 1979-01-16 | Toshiba Corp | Micro program processing system |
| JPS6235950A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410135A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | データの高速処理方式 |
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