JPS6235975A - 画像形成装置の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は画像形成を実行する複数のプロセス手段のシー
ケンスの実行タイミングを制御する画像形成装置の制御
装置に関する。

く解決すべき問題点〉 マイクロコンピュータの発展に伴なって、リレーシーケ
ンス回路や、ロジックＩＣの組み合わせによる論理回路
によって制御していた画像形成用負荷を、マイクロコン
ピュータのプログラム制御によって実現するようになっ
た。

そして、マイクロコンピュータ化するようになって、本
来それぞれの画像形成用負荷を平行制御するところを、
プログラム制御による時分割制御を行ない、仮想的に並
行制御を実現してきた。

ところが、高速応答性を要求される制御には、プログラ
ムによる時分割制御は適さない。

その為にこういった部品の制御には、１つの負荷に対し
て１つのマイクロコンピュータを対応させたり、専用の
ハードウェア回路をイ］加したりして対処していた。

たとえば複写機を例にあげて、これらの説明をする。

第２図は本発明を適用し得る複写機の構成図である。蛍
光灯などの原稿照明手段１００により原稿がスリット照
明され、原稿像がズームレンズ１０７によって、感光ド
ラム１０８上に結像される。このときの原稿反射光は、
第１ミラーｌｏｔ、第２ミラー１０２、第３ミラー１０
３、ズームレンズ１０７、第４ミラー１０４　　、　　
第　５　ミ　ラ　−　１０５　　、　〜）　６　ミ　ラ
　−　１０Ｂを介して感光ドラム１０８に導かれる。

感光ドラム１０８の矢印の方向への回転にあわせ、原稿
照明手段ｌＯＯと第１ミラー１０１が矢印の方向に移動
する。そしてこれの７の速度で第２ミラー１０２と第３
ミラー１０３が矢印の方向に移動する。これは光軸１０
９の長さを一定にするためである。

そして原稿の長さ分、第１ミラー１０１が移動したのち
、後進に切り替え、元の位置に戻る。尚、原稿先端位置
および第１ミラーの基本位置が、画先センサ１１０と走
査ホームポジションセンサｉｌｌによって検出できるよ
うになっている。

感光ドラム１０８の周辺には、−成帯電器１１２、ブラ
ンク露光照明器１１３、現像器１１４、転写帯電器１１
５、分離器１１６、クリーナ１１７、除電器１１８が備
えられている。スリット露光された原稿の結像点の光強
度による電位変化によって形成された静電潜像を現像し
、それを複写紙に転写する。複写紙は搬送手段１１９に
より定着器１２０を介し、排紙される。

この複写紙は上カセツ）１２１もしくは下カセツ）１２
２に保持されており、給紙ローラ１２３もしくは給紙ロ
ーラ１２４により１枚ピックアップされ、レジストロー
ラ１２５の位置で一時停止する。

第１ミラー１０１が矢印方向に移動し、画先センサ１１
０により、原稿先端部分の結像が行なわれる時刻を検知
し、そのときの感光ドラム１０８の結像位置が、転写帯
電器１１５の位置まで回転する時間を見計らい、この時
刻の複写紙の先端も転写帯電器１１５の位置に移動する
ように持回調整して、レジストローラ１２５を回転させ
、複写紙上の画像位置合ゎせを行なう。

以上の複写機の動作を制御するのに、従来は機器間１ｆ
ｌｌ用マイクロコンピュータを用いて行なっていた。

たとえば、インテル社製の８０４９や８０５１がこれに
当たる。簡単のために、光学系の走査と複写紙の給紙の
制御に関する従来の制御回路を抽出し、第３図に示す。

図中２０１が、機器制御用マイクロコンピュータであり
、ＲＡＭ２０２、ＲＯＭ２０３と外部バス２０３を介し
て接続されている。マイクロコンピュータ２０１の内部
では、ＣＰＵ２　ｔ　Ｏ，ＲＡＭ２　ｉ　１．入力ポー
ト２１２、出力ボート２１３、プログラマブル発振器２
１４等が内部バス２１５を介して接続されている。

入力ポート２１２のボートＡＯには、走査ホームポジシ
ョンセンサ１１０から入力バッファ２２０を介し、信号
ＳＨＰが入力され、ボートＡＩには、画先センサ１１１
から入力バッファ２２１を介し、信号ＳＴが入力ごれ、
ボートＡ２にはレジストローラ２１５直前の紙センサ１
２６から、入力バッファ２２２を介し、信号ＰＲＥＧが
入力される。

信号ＳＨＰは、原稿照明手段１００が、基本位置にある
とき１．そうでないときＯ１信号ＳＴは原稿先端を結像
する位置に原稿照明手段ｌＯＯが到達したとき、Ｏから
１に変化し、それ以外の位置では、０となる。信号ＰＲ
ＥＧは、レジストローラ１２５直前に複写紙があるとき
ｌ、そうでないときＯとなる。

原稿照明手段１００や第１ミラーｌｏｔ、第２ミラー１
０２、第３ミラー１０３はＤＣモータＭ２によって、駆
動される。最近のように無段階変倍を実施するためには
、主走査方向の縮小、拡大にはズームレンズ１．、０７
で対応し、副走査方向の縮小、拡大は原稿の走査速度を
かえて実施する。この速度調整のために、走査モータコ
ン］・ローラ２３０を介し、ＤＣモータＭ２はマイクロ
コンピュータ２０１より制御される。ボー）・ＣＯは、
プログラマブル発振器２１４の出力端子であり、この発
振周波数と走査速度］１標を対比させ、ＤＣモータＭ２
を制御する。そしてエンコーダＥよりモータの回転速度
を検出し、これをフィードバックさせ、ＤＣモータＭ２
を速度制御信号Ｆｓに従った速度に保つように走査モー
タコンｉ・ローラ２３０がモータＭ２の速度制御を行な
う。尚、ポートＢＯの信号ＦＷを１にすることにより、
原稿照明ｆ段１００等が前進する向きにモータを回転さ
せ、ボー）・Ｂ１の信号ＲＶを１にすることにより後退
する向きにモータを回転させ、ポートＢ２の信号ＢＲＫ
を１にすることにより、ブレーキがかかる。

ポートＢ３からは信号ＭＭが出力され、メインモータド
ライバ２３１を介しメインモータＭ１に接続されている
。メインモータは感光ドラム１０８や給紙ローラ１２３
，１２４やレジストローラ１２５等、走査系を除く駆動
部分を動かすのに用いられる。そして信号ＭＭを１にし
たときメインモータＭｌは定速度回転を行ない、Ｏにし
たとき停止する。ボー１−　Ｂ　４　、　Ｂ　５は信号
ＰＩＣＩ、ＰＩＣ２が出力され、ハンマドライバ２４０
．２４１を介しクラッチＣＬ１、ＣＬ２にそれぞれ接続
されている。クラッチＣＬＩ、ＣＬ２はそれぞれ給紙ロ
ーラ１２３゜１２４の回転、停止の制御をするもので、
信号ＰＩＣＩ　、ＰＩＣ２をそれぞれｌにしたとき、給
紙ローラが回転し、Ｏにしたとき停止する。

ポートＢ６は信号ＲＥＧが出力され、ハンマドライバ２
４２を介してクラッチＣＬ３に接続されている。クラッ
チＣＬ３はレジストローラ１２５の回転、停止を制御す
るもので、信号ＲＥＧを１にすることにより、レジスト
ローラ１２５が回転し、０にすることにより停止する。

これ以外にも複写機の制御対象は、現像器の回転、停止
Ｌ、現像バイアスの印加、各帯電器の電圧印加、除電器
のオンオフ、ズームレンズの１駆動、操作部の表示、キ
ー人力制御など、数多くあるが、これらについては省略
した。

このような構成で、ＣＰＵ２１０を動作させ、複写機を
制御するプログラムの一例を第４図に示す。

ステップＳ３０１では、ＲＡＭ２０２と内部ＲＡＭ２１
１の変数の初期値を代入し、複写機の初期設定を行なう
。

ステップ５３０２では、操作パネルの表示やキー人力の
処理を行なう。オペレータの指示の解析を行ない、それ
に対する表示や複写機の状態の表示を行なう。

ステップ５３０３では、帯電器、現像器などの電子写真
プロセスの制御を行なう。

ステップ５３０４では、複写紙の給紙制御を行なう。

ステップ５３０５では、複写紙の給紙と同期して、原稿
照明手段等の走査制御を行なう。

そしてステップ５３０６でズームレンズ移動などに用い
られる、ステッピングモータの駆動などを行ない、その
後、ステップ５３０２に戻って、これらの処理を繰り返
す。

このように複写機を制御するには、複数個の処理を時分
割して行なっている。

このような場合、操作表示処理を行なっているときに、
原稿照明手段が原稿先端位置を通過した場合、走査系処
理の番がまわってくるまで、原稿先端位置検出の時間が
遅れ、これにより、レジストローラ１２５の回転開始時
間が遅れ、複写紙上の画面位置が、前方にずれてしまう
ことがありうる。そのために、原稿先端位置検出等は、
その入力を割込入力端子に入れ、ＣＰＵに割込みをかけ
るなどして１強制的にＣＰＵ２１０に原稿先端位置を知
らせ、その時刻からレジストローラ１２５の回転開始時
刻を算出させる、というような工夫が必要であった。

以−１−は数ｍｓのずれか、機器動作に悪影響を！Ｆえ
る例を示したが、一般に、ステップ３０２からステップ
３０６の各処理を完結してから次に進む方法ではｆｌノ
Ｉ御ができない。とくにステップ５３０３〜５３０５は
、本来同時進行するものなので同時処理が必要になる。

従って、リアルタイムモニタプログラムなどの基本プロ
グラムの下で、ステップ５３０２〜ステツプ５３０６を
動作させるか、または、ステップ５３０３からステップ
５３０５を１つのプログラムにまとめて記述するかのい
ずれかを選釈しなければならない。前者は、各ステップ
の処理の切り林えに要する時間、すなわちオーバーヘッ
ドが大きく、ＣＰＵの利用効率が低下する。後者の方式
は、プログラムが複雑になり制御７１機器の性能向りに
よるプログラム量の増大に伴ない、プログラムミスが増
大しプログラムに多大の１ノＮ間を要する。

そして、前者のリアルタイムモニタを利用して峙分割処
理を行なう場合でも、ステッピングモータなどの制御を
プログラムによって行なおうとすると、一定時間ごとに
そのプログラムが起動されないと騒音が発生する場合が
ある。このため、こうしたプログラムは定時ｕｕ割込処
理などで行なわねばならず、こうした割込処理が増すこ
とによっても、プライオリティの高い処理がＣＰＵ２１
０で行なわれている時間、他の処理が待たされるため、
高速並列処理が実現できなくなり、ステッピングモータ
や走査用モータ制御を別のマイクロコンピュータにまか
せたりするようになり、マイクロコンピュータｔｉｌｌ
　Ｌ７）情報交換や、リアルタイムモニタ下でひんばん
にプログラムの切替を行なうことによるオーバーヘッド
の増大によって、本来の制御動作以外の処理なＣＰＵが
行なっている割合が高くなり、その分ハードウェアも犬
きくなりコスト増加の原因になっている。

さらに、応答性を高めるために、割込処理を多用したり
、プログラムの構造を特殊な形にすることによって、プ
ログラムがますます複雑になり、プログラムデパックの
時間が増大し、総合的な開発費の増大を課せられている
。

く目的〉 本発明は、上述従来例の欠点を除去し、プログラム制御
によりながらも、同時に複数個の制御対象に関し、高速
応答性が保証でき、さらにプログラム作成も容易になる
画像形成装置の制御装置を提供することを目的とする。

〈実施例〉 第１図は本発明の実施例の複写機の制御回路図である。

図において４０１が機器制御用マイクロコンピュータで
あり、ｌチップ上に構成される。従来、内部バス２１５
にはＣＰＵ２１０の内部ＲＡＭ２１１およびＩ１０ボー
ト類が接続されていたのに対し、内部バス２１５にデュ
アルポー）　ＲＡＭ４１１を介し、並列プロセッサコン
トローラ４１２が接続される。又入カポ−ｈ２１２、出
力ポート２１３及びプログラマブル発振器２１４が並列
プロセッサコントローラ４１２に接続されている。

ここでデュアルポートＲＡＭ４１１は、ＣＰＵ２１０か
ら読み書きでき、並列プロセッサコントローラ４１２か
らも読み書きできる。そしてデュアルポートＲＡＭ４１
１には複数個のプロセッサのレジスタ領域が割り付けら
れており、並列プロセッサコントローラ４１２は、これ
らのプロセッサのレジスタ領域の値に応じて、複数個の
プロセッサの処理を実行する。

今、ＣＰＵ２１０からみてＲＡＭ２１１は００８番地か
ら７ＦＨ番地（１０進では、１２７番地だがアドレスに
関しては以後１６進数で示す）、デュアルボー）ＲＡＭ
４１１は８０８番地からＦＦ番地の１２８バイトにアド
レス付けされている。

ここで、８０８番地から８７Ｈ番地の８バイトは、プロ
セッサ０用のレジスタとして定義し、８８８番地から８
ＦＨ番地の８バイトはプロセッサｌ用のレジスタとして
定義する。同様にして、Ｂ８Ｈ番地からＢＦＨＦ２Ｏ３
バイトまで、８バイトづつ、それぞれプロセッサ２から
プロセッサ７用のレジスタとして定義する。

各プロセッサ用として割つけられた８バイトの領域のう
ち、最後尾の２バイトをプログラムカウンタとして利用
する。たとえばプロセッサ１の場合、８ＥＨ＃地をプロ
グラムカウンタの上位８ビツトとし、８ＦＨ番地をプロ
グラムカウンタの下位８ビツトとする。そして、並列プ
ロセッサコントローラ４１２は、プロセッサＯからプロ
セッサ７までの各プロセッサに関し、２バイトづつの３
１１６ビツトデータをインストラクションデータとして
フェッチするようにし、プログラムカウンタは、２づつ
インクレメントする。このようにすることによってプロ
グラムカウンタの最低位ビット、すなわちプロセッサ０
からプロセッサ７のそれぞれにおけるビットＨＯからビ
ットＨ７をホールト指示用のビットとして定義し、この
ビットが１のと５対応するプロセッサのインストラクシ
ョンの２エツチと実行を行なわないようにする。

又、デュアルポートＲＡＭ４１１のＣＯＨ番地からＦＦ
Ｈ番地まではプロセッサ０〜７が共通に使用するメモリ
領域として定義する。

以上のようなメモリの定義を行ない、並列プロセッサコ
ントローラ４１２が逐次者プロセッサの処理を時分割で
実行することにより、ＣＰＵ２１０の下に複数個の独立
した、プロセッサが並列動作するようになる。

以下、ＣＰＵ２１０をインテル社製８０５１をモデルに
し、制御用マイクロコンピュータ４０１を構成した場合
を例にあげて説明する。

ＣＰＵ２１０は８ビツトマシンであり、インストラクシ
ョンは１バイトから３バイトの可変長である。そして１
２ＭＨｚの基本クロックの場合、ＩＩＬＳｅＣが実行の
単位となっており、すべてのインストラクションは、１
川ｓｅｃの整数倍の時間を要す。また、命令のフェッチ
は、１ｇ、ｓｅｃを２分して、１μｓｅＣ中に２回行な
われ、ＲＡＭ領域の読み書きはＩｇＳｅｃに１回行なわ
れる。このときたとえば１バイト長の命令をフェッチす
る場合、１ｋｓｅｃの前半で命令をフェッチし実行開始
して、１ｇ５ｅｃの後半で次の命令をフェッチするが、
後半でフェッチしたインストラクションデータは捨てら
れ、再び次のｌ用ｓｅｃの前半で命令をフェッチし実行
する。すなわち、命令長がいくらであっても、また、実
行時間がいくらであっても、１　ｇｓｅｃの整数倍で外
部パスアクセスが実行される。たとえば第５図のような
プログラムは第６図のように実行される。

ステップＳｈｏ　１はレジスタ２の内容をＡレジスタに
移動し、ステップ６０２でＡレジスタの内容に５を加算
し、ステップ５６０３でデータポインタレジスタの内容
をインクレメントしてステップ５６０４でデータポイン
タレジスタでアドレスされるＲＡＭにＡレジスタの内容
を書き込む。このときの機械語は、１バイトを２桁の１
６進数で表わしたときＥＡＨ，２４Ｈ。

０５Ｈ、Ａ３Ｈ、ＦＯＨの計５バイトになる。

そしテステップ５６０１．５６０２は１ｗ５ｅｃ、ステ
ップ５６０３．５６０４は２ｐＳｅＣの実行時間となる
。このときのバスアクセスの様子は第６図のようになる
。期間α０の前半でステップ５６０１のインストラクシ
ョンＥ’ＡＨがフェッチされ、後半でステップ５６０２
のインストラクション２４Ｈがフェッチされる。この２
４Ｈは無視され、次の期間α１の前半で再びフェッチさ
れ、後半で０５８がフェッチされ、実行も期間αｌで行
なわれる。

期間α２の前半でステップ５６０３のインストラクショ
ンＡ３Ｈがフェッチされるが、実行に２ルＳｅＣを要す
るので１期間α２の後半および期間α３の間の計３回ス
テップ５６０４のインストラクションＦＯＲをフェッチ
するが、すべて無視される。期間α４の前半では再びＦ
ＯＨがフェッチされ後半で次のインストラクションがフ
ェッチされる。ステップ５６０４はＲＡＭデータへの書
き込みを行なうため、期間α５ではインストラクション
フェッチは行なわれず、ＲＡＭデータ書き込みのために
外部バスが使われる。

尚期間α０〜α５はいずれも１２ＭＨｚのクロック使用
時には、１Ｂｓｅｃである・並列プロセッサコントロー
ラ４１２におけるインストラクションセットはすべて２
バイト固定長にする。するとＣＰＵ２１０の実行単位時
１１１（ｌＩｉ、５ｅＣ）で１インストラクシヨンのフ
ェッチができるようになる。

このようにして、ＣＰＵ２１０と並列プロセッサコン）
・ローラ４１２が外部バスインタフェース４１３を介し
て外部バス２０４に接続されたＲＯＭ２０２を時分割的
に利用するように構成する。

ＣＰＵ２１０のインストラクションのなかで最長の実行
時間のものは４μｓｅＣである。

従って、−担このインストラクションのフェッチがＣＰ
Ｕ２１０によって行なわれると、４用ｓｅｃの間ＣＰＵ
２１０に外部バス２０４が専有される。従って、並列プ
ロセッサコントローう４１２がこの間に、インストラク
ションフェッチを要求しても、４ｐＬｓｅｃの間実行が
待たされる。第７図にこの様子を示す。

時刻ｔ８１１に並列プロセッサコントローラ４１２がイ
ンストラクションフェッチを行なおうとしたとき、ＣＰ
　Ｕ　２１０が４ｇ５ｅｃかかるインストラクションの
実行を開始したとすると、期間α８０１．α８０２．α
８０３．α８０４では、外部バスインターフェース４１
３をＣＰＵ２１０が専有する。そして期間α８１２で、
並列プロセッサコントローラ４１２の要求が受けつけら
れ、外部バスインターフェース４１３を専有し、並列プ
ロセッサのうちの１つのプロセッサのためのインストラ
クション２バイトをフェッチする。そしてその次の期間
α８０５はＣＰＵ２１０が外部バスインターフェース４
１３を専有する。並列プロセッサコントローラ４１２に
よって、インストラクションを実行するのに最大３ｇ５
ｅｃかかるとすると、最悪の場合、並列プロセッサコン
トローラがインストラクションフェッチ要求を時刻ｔ８
１１で行なってから、実行の期間α８１３゜α８１４．
α８１５を終了するまで８ｐＬｓｅｃかかる。そこで、
常に８ＪＬｓｅｃことに並列プロセッサコンＩ・ローラ
４１２がインストラクションフェッチ要求を出すように
構成することにより、８ｇ５ｅｃに１回だけ外部バス２
０４が並列プロセッサ用に使われ、残りの７ｐＬｓｅｃ
をＣＰＵ２１０が使うようになる。

第８図に並列プロセッサコントローラ４１２の基本動作
のフローチャートを示す。実行開始時、ステップＳ８０
１で、並列プロセッサ４１２のうちプロセッサ０からプ
ロセッサ７を時分割で並列処理するためにプロセッサ番
号ｎをＯにする。ステップ５８０２では命令をフェッチ
する時間わくを算出するために、バス不使用期間残数ｍ
を４に初期化する。ステップ５８０３で、外ｍ　／＜ス
インターフエース４１３に対しパス利用のための要求を
行ない、ステップ５８０４でＩｇｓｅｃウェイトする。

ステップ５８０５でパス不使用期間残数ｍを１つデクレ
メントする。ステップ５８０６では、ノヘス利用期間に
なったかどうか判断し、ＣＰＵ２１０がパス使用中なら
、ステップ５８０３に戻ってくり返し、並列プロセッサ
コントローラ４１２にバスが割り当てられたら、ステッ
プ５８０７に進む。ステップ５８０７ではプロセッサｎ
のプログラムカウンタの値の最下位ピッ）・を０にした
値をアドレスとして外部メモリからインストラクション
の高位バイトをフェッチする。たとえばｎが０のときは
、デュアルポートＲＡＭ４１１の８６Ｈ，８７Ｈ番地の
２バイトがプログラムカウンタの値として使われる。ｎ
が１のときは８ＥＨ，８ＦＨ番地が使われる。すなわち
ｎ番目のプロセッサＰＲＯＣｎに対しては、（８０Ｈ＋
８Ｘｎ＋６）番地が プログラムカウンタの高位バイト （８０Ｈ＋８Ｘｎ＋７）番地が プログラムカウンタの低位バイト として用いられる。

そして、インクトラクシ３ンの先頭バイトをフェッチす
るために最下位ビットをＯにして１バイトフエツチを行
なう。ステップ５８０８では、最下位ビットを１にして
インストラクションの２番目のバイトをフェッチする。

このように、ステップ５８０７，３８０８において、Ｉ
ｇｓｅｃの間、外部バス２０４を利用し、プロセッサｎ
のためのインストラクションデータ２バイトをフェッチ
する。ステップ５８０９では、バス不使用期間残数ｍを
見て、ｍがＯになるまでステップ５８１０，５８１１を
繰り返す。ステップ８１０は１　ｇ、　ｓ　ｅ　ｃウェ
イトし。

ステップ５８１１ではｍを１つデクレメントする。こう
することにより、ステップ５８１２に来るまで、ｊ１確
に５ｐＬＳｅＣが費され、しかもこの５ｇ５ｅｃの間の
うち、ＣＰＵ２１０（７）バス利用の間隙をねらってＩ
ｇｓｅｃだけバスを専有し、並列プロセッサ処理のため
のインストラクションフェッチを行なえる。ステップ５
８１２では、フェッチしたインストラクションデータに
従って、デュアルポー）ＲＡＭ４１１のメモリ間や入出
力ボート間の演算を行なう。

尚、プロセッサｎのプログラムカウンタの最下位ビット
が１の場合は、フェッチしたインストラクションを無視
し、何の実行も行なわないようにし、０の場合は、実行
を行なうのに先だち、プログラムカウンタの値を２つイ
ンクレメントしておき、次のインストラクションフェッ
チに備える。ステップ５８１３では、ステップ５８１２
で要する時間に応じた時間分ウェイトして、ステップ５
８１２，５８１３，５８１４゜５８１５，５８１６で３
ｇ５ｅｃ費すように調整する。ステップ５８１４では、
次の回で、処理対象のプロセッサを１つ進めるため、プ
ロセッサ番号ｎを１つインクレメントする。ステップ５
８１５ではプロセッサ番号ｎが最大プロセッサ番号を越
えたかどうかを判断し越えたときは、プロセッサ番号ｎ
を０に戻してステップ５８０２にもどって以」−の処理
を繰り返す。

以１−のような動作によって並列プロセッサコントロー
ラ４１２は、プロセッサＯからプロセッサ７の８つのプ
ロセッサと時分割で実行させ、みかけＪ−，６４μｓｅ
ｃに１インストラクション実行するプロセッサを８つ制
御できるようになる。

ここでステップ５８１２にて行なう、各プロセッサＯ〜
７のインストラクションについて説明する。インストラ
クションの長さは１６ビツトの固定長である。インスト
ラクションは以下の４個に分類することができる。各プ
ロセッサ用に割当てられた８つのレジスタと７ビツトの
メモリ空間との間の演算を行うバイトオペレーション、
レジスタと７ビツトのデータとの間の演算を行うイミデ
ィエートバイトオペレーション、特定ビットと７ビツト
メモリ空間の任意のピッ］・との間の演算を行うビット
オペレーション、条件に応じて１０ビツトの相対アドレ
ス分岐を設定するジャンプオペレーションの４つである
。

次にデュアルポートＲＡＭ４１１、及び■１０ポート２
１２，２１３のアドレス空間について説明する。

デュアルポートＲＡＭ４１１はＣＰＵ２１０、並列プロ
セッサコントローラ４１２共にアクセス可能である。こ
こで各プロセッサから見たアドレスをローカルアドレス
、並列プロセッサコントローラ４１２から見たアドレス
をグローバルアドレスと呼ぶ。

ローカルアドレスのＣＯＨ番地から０７Ｈ番地は夫々の
プロセッサに割付けられたデュアルポートＲＡＭ４１１
のレジスタ用メモリ空間に対応している。ローカルアド
レスの０８Ｈ番地から４７Ｈ番地までがデュアルボー）
ＲＡＭ４１１の残りのエリア、すなわちグローバルアド
レスのＣＯＨ番地からＦＦＨ番地までに対応している。

そしてローカルアドレスの４８番地から７Ｆ番地がＩ１
０ボートに対応している。

このようにレジスタ空間、メモリ空間、メモリ空間、Ｉ
１０ボート空間を同一アドレス空間１−にマツプするこ
とができる。

以」−のようなアーキテクチャのプロセッサを用いて電
気機器制御する場合の例を以下に述べる。

第９図に、第２図に示した複写機の給紙系に関するタイ
ミングチャートを示した。この例では、２枚コピーを行
なう制御タイミングを表わしている。下方セラ）１２２
から給紙を行なう場合、時刻ｔｌ１０１でボー）Ｂ５を
°“ｌ゛にして、クラッチＣＬ２をＯＮすることにより
給紙ローラ１２４を回転させ、複写機をピックアップす
る。そして、時刻ｔｌ１０２で紙センサ１２６で紙検知
し、時間α１１０１後に、ボー）Ｂ５を“０′”番こし
て、本合紙ローラ１２４を停止する。この時間α１１０
１の間に複写紙はレジストローラ１２５まで到達し、レ
ジストローラ１２５の回転開始を待っている。一方、時
刻ｔ　１．　ｌ　Ｏ２で紙検知することにより、原稿走
査を開始する。即ち、光学系が前進する。そして、画先
センサ１１０により時刻ｔｌ１０３に、原稿の先端を感
光ドラム１０８に結像したことがわかり、ｔｌ１０３か
らその結像位置が転写位置に到達する時間から、レジス
トローラ１２５を回転させてから複写紙が転写位置まで
達する時間を差し引いた時間α１１０２の時間後、ボー
ｈＢ６を“ｌ゛にして、クラッチＣＬ３をＯＮして、レ
ジストローラ１２５の回転ヲ開始する。

そしてこの例のように複数枚コピーする場合、原稿走査
光学系を原稿の長さ分前進し、その後後退させホームポ
ジションまでもどってから給紙を始めると、次の複写ま
での時間が長くなってしまう。これを防ぐため、時刻ｔ
ｌｌ。

４には、次の紙の給紙を開始する。このタイミングは、
レジストローラ１２５、がオンした時刻ｔｌ１０５から
時間α１１０３後となるが、この時間α１１０３は、１
枚当りのコピー所用時間α１１０４から、時間α１１０
２と給紙ローラの駆動開始から紙センサが再びオンする
マテノ時間α１１０６とホームポジションから画先セン
サに達するまでの所用時間α１１０５を引いた値となる
。時間α１１０４は、複写紙サイズにより定まる。この
最小値は、原稿走査の往復時間となる。また時間α１１
０５は変倍率に応じて決定される。

一方原稿走査は、ポートＣＯより走査速度に応じた周波
数の信号ＦＳ、ボー）ＢＯ，Ｂｌ。

Ｂ２よりそれぞれ前進信号ＦＷ、後進信号ＲＶ、ブレー
キ信号ＢＲＫを、走査モータコントローラ２３０に送る
ことによって制御する。そして、この制御のためのタイ
ミングチャートを第１Ｏ図に示す。

前進を行なうときは、そのときの複写倍率によって前進
速度が定まるので、これに応じた周波数の発振を行なう
ようにプログラマブル発振器２１４をセットした一Ｌで
、後退信号ＲＶ、ブレーキ信号ＢＲＫを°０°゛にして
おき前進信号ＦＷを“ｌ”にして、前進を開始する。こ
れが時刻ｔ１２０１である。そして、原稿の長さ分前進
する時間α１２０１後の時刻ｔ１２０２に前進信号を０
゛′にして、後退時の速度をプログラマブル発振器２１
４にセットし、後退信号を“１′′にする。そして、画
先センサ１１０が画先信号をセンスしたとき、すなわち
時刻ｔ１２０３で、後退信号をＯ″にして、時間α１２
０２の間だけ、ブレーキ信号ＢＲＫを°“ｌ゛にする。

そして、その後は、慣性により原稿走査を後退させ、ホ
ームポジションセンサ１１１により、ホームポジション
位置に戻った時刻ｔ１２０４にブレーキ信号ＢＲＫを１
にする。そして２枚目のコピーを行なうため、ブレーキ
信号ＢＲＫをＯ゛にした上、前進速度を設定し、前進信
号ＦＷを°゛ｌ″にして以」−の制御を繰り返す。第１
θ図の後半では、後退時画先センサ１１０の位置センス
後のブレーキ信号ＢＲＫのセット後、走査系が停止して
、ホームポジションまで到達しない場合の例を示しであ
る。すなわちブレーキ信号ＢＲＫを“Ｏｏｏに戻したの
ち時間α１２０３以内にホームポジションに達しないと
きは、遅い速度を設定し、後退信号ＲＶを“ｌ”にして
、ホームポジションが検出されるまでゆっくり後退させ
、ホームポジションが検出されたら、後追信号ＲＶを“
０゛′にしてブレーキ信号ＢＲＫをｌ”にする。そして
、最大時間α１２０４の後にブレーキ信号ＢＲＫを０゛
°にする。

以４−のように、原稿走査光学系と給紙系の制御を抽出
しただけでもかなり複雑である。

以−にのような制御を本発明においては、給紙ローラ、
レジストローラ等の給紙系の制御に並列プロセッサコン
トローラ４１２内の１つのプロセッサＰＲＯＣＯを割り
当て、前進信号ＦＷ等の原稿走査光学系の制御にコント
ローラ４１２内の別のプロセッサＰＲＯＣｌを割り当て
、ＣＰＵ２１０は、これらのプロセッサへのデータを設
定し、プロセッサの動作を監視することによって、複写
機の制御を行なうようにする。

第１１図にプロセッサＰＲＯＣＯが行う給紙系の制御プ
ログラムの例のフローチャートを示す。実行開始すると
ステップ５１３０１にて、コピー残数Ｎがあるかどうか
を見て、コピー残数Ｎが１以上になるまで、ステップ５
１３０１を繰り返す。

第１２図には、デュアルポートＲＡＭ４１１のメモリ領
域のメモリマツプ例を示している。

ここでコピー残数Ｎは、ＣＰＵ２１０によってグローバ
ルアドレスのＣ１８番地に値Ｎがセットされる。これは
、コピースタートボタン等によって、オペレータがコピ
ー開始を指定したときに、ＣＰＵ２１０がその時点で定
義されているコピ一枚数を、Ｃ１８番地に書き込む。ス
テップ５１３０２でコピー残数を１つデクリメントする
。ステップ５１３０３では、フラグＵｆ、すなわちグロ
ーバルアドレスのＣＯ番地の第θビットを見てこれが１
のときは、上カセツト選択、０のときは下カセツト選択
と判断し、それぞれ対応して、給紙ローラ１２３もしく
は給紙ローラ１２４の回転を開始する。たとえばフラグ
Ｕｆが１のときは、ボー）Ｂ４を１にすることによって
、上段給紙ローラ１２３を回転させる。これは第１３図
に示すＩ１０ポートの領域の４９Ｈ番地の第４ビットを
セットすることによって実現できる。これは、ビットオ
ペレーション用のインストラクションヲ用イレばよい。

ステップ５１３０４では紙センサ１２６がオフになるま
で紙センサチェックを続け、紙センサ１２６がオフにな
ったらステップ５１３０５で紙センサ１２６がオンにな
るまでくりかえず。これは、現在、給紙中の紙の前にコ
ピーしている紙の後端が紙センサ１２６にかかっている
場合を考慮したものである。

ステップ３１３０６では、原稿走査光学系の前進開始を
指示するために走査フラグＳｆをセットする。フラグＳ
ｆは、グローバルアドレスのＣｏｔ−１番地の第１ビツ
トに割り当てである。

５１３０７では一定時間βｌでけウェイトする。これは
、命令の実行持回が前述したように、並列プロセッサと
いえども一定しているので、レジスタをカウントとして
用いて、カウントアツプもしくはカウントダウンして、
ある値になったとき、次に進むようにプログラムして、
そのカウンタとして用いるレジスタの初期値によってウ
ェイト時間を調節できる。この時間βｌは、第９図にお
けるα１１０１に相当する鈴間にする。そしてステップ
５１３０８で給紙ローラをオフする。この場合はフラグ
Ｕｆを見て、対応するボー）Ｂ４もしくはポートＢ５を
°“０′°にしてもよいし、ボー）Ｂ４　、Ｂ５の双方
ともＯ”にしてもよい。

ステップ５１３０９で、画先センサ１１０がオンになる
まで待って、その後ステップ５１３１０で時間β２分ウ
ェイトし、ステップ５１３１１でレジストローラ１２５
の回転を開始する。時間β２は、第９図における時間α
１１０２に相当する。そして、ステップ３１３１２で時
間β３だけウェイトして、続いて次の給紙を行なうかど
うかのチェックに入る。時間β３は、第９図における時
間α１１０３に相当する。ステップ５１３１３ではコピ
ー残数Ｎを調べ、まだコピーする必要のあるときはステ
ップ５１３１４に進み必要の給紙が終了している場合、
すなわちコピー残数がＯのときはステップ８１３１８に
進む。ステップ１３１４では、コピー残ｉ１Ｎを１つデ
クレメントして次の給紙にそなえ、ステップ１３１５で
ステップ１３０３と同様の処理を行なって給紙を開始す
る。ステップ１３１６では時間β４だけウェイトしステ
ップ１３１７でレジストローラ１２５の回転を停止する
。この時間β４は給紙した紙の進行方向のサイズを、感
光ドラム１０８の周速で割った時間からβ３を差し引い
た時間に、多少の余裕の時間を加えたものにする。

そして、ステップ５１３１４〜５１３１７と進み、連続
コピー処理する場合はステップ５１３０４に戻って以上
の処理をくりかえす。そして最終紙の給紙が完了すると
ステップ３１３１３からステップ５１３１８に分岐し、
ステップ１３１９をへて最初に戻りステップ５１３０１
より以上の処理をくりかえす。なおステップＳ１３１８
．５１３１９はそれぞれステップ５１３１６．５１３１
７と同様の処理である。以上の処理における時間βｌ、
β２．β３．β４のうち時間βｌ、β２に関しては固定
長であり、時間β３．β４．は変倍率、複写紙サイズに
よって変化する。そのため時間β３．β４に関しては、
ＣＰＵ２１０がコピー残数をグローバルアドレスＣ５Ｈ
番地にセットする前に、グローバルアドレスＣＩＨ番地
、Ｃ２Ｈ番地にそれぞれβ３．β４を設定する。

次に原稿走査光学系の処理について説明する。

第１４図にプロセッサＰＲＯＣ１が行う原稿走査光学系
の制御プログラムの例のフローチャートを示す。

実行開始すると、ステップ３１５０１で、走査フラグＳ
ｆがオンになるまで待ち、オンになるとステップＳ　１
５０２に進む。これは給紙系制御プログラムにより複写
紙がレジストローラ１２５前の紙センサ１２８の位置ま
で移動した時点でセットされる。すなわちコピー開始の
用意が完了したところで光学走査系の起動を行なうので
ある。ステップ３１５０２では、原稿走査要求を受けつ
けたことを示すために、走査フラグＳｆをクリアする。

そしてステップ５１５０３では、走査系の信号をすべて
クリアする。

すなわち、前進信号ＦＷ、後退信号ＲＶ、ブレーキ信号
ＢＲＫをすべてクリアするためにポートＢＯ，Ｂｌ、Ｂ
２を“０゛にする。

ステップ５１５０４では変倍率に応じた速度で原稿走査
するために、この速度に対応した周波数の信号がポート
ＣＯから出力されるように、プログラマブル発振器２１
４の設定を行なう。具体的には、プログラマブル発振器
の周波数設定用ポートＣＯがＩ１０ボート領域の４ＡＨ
番地に割つけられており、これに、ＣＰＵ２１０によっ
てグローバルアドレスの０３Ｈ番地に設定された値ｆ１
を書き込むことによって行なわれる。ステップ５１５０
５ではポートＢＯをｌ”にすることによって、走査モー
タコントローラ２３０に対し、前進開始の指令を出す。

そしてステップ５１５０６で画先センサ１１０がオンに
なるまで待って、その後ステップ５１５０７で原稿の長
さ分走査する時間τｌウェイトしステップ３１５０Ｂで
前進信号をオフする。この時間τ１はＣＰＵ２１０によ
ってあらかじめグローバルアドレスＣ６Ｈ番地に書き込
まれている。ステップ１５０９では、後進時のスピード
に対応した周波数ｆ２になるようにＩ１０ボートの領域
の４ＡＨ番地に値を設定し、ステップ５１５１０で後退
信号ＲＶをオンし後退開始する。あとは、ステップ３１
５１１で画先センサ１１０がオンするのを監視し、オン
したとき、走査光学系がオーバーランして衝突しないよ
うにブレーキ制御を開始する。ステラ７’Ｓ　１５１２
で後退信号ＲＶをオフし、ステップ５１５１３でブレー
キ信号ＢＲＫをオンしブレーキをかける。そしてステッ
プ５１５１４で時間τ２だけウェイトし、ステップ５１
５１５でブレーキ信号ＢＲＫをオフしあとは慣性で走査
系を後退５せてい〈。ここであらかじめ定められた回数
νｌをステップ３１５１６にてレジスタνに代入し、ス
テップ５１５１７，５１５１８．５１５１９をこの回数
だけくりかえす。このレジスタνは、プロセッサＰＲＯ
Ｃｌの専用メモリ領域、ローカルアドレスのＯＩＨ番地
から０５Ｈ番地のいずれかを用いてもよい。こうしてス
テラ７’３１５１８でレジスタνを１つづつデクレメン
トしながらステップ５１５１９でレジスタνの値がＯに
なるのを判断し、それまでステップ５１５１９からステ
ップ５１５１７に戻る。ステップ５１５１７ではホーム
ポジションセンサ１１１を監視し、これがオンしたなら
、レジスタνが０になっていなくてもステップ５１５３
０に進む。そして、ステップ５１５３０ではブレーキを
かけ、時間τ３後ステップ１５３２でブレーキ信号をオ
フして、ステップ５１５０１に戻る。そして、レジスタ
νがＯになってもホームポジションに戻らない場合はス
テップ５１５２０に進む。

ステップ５１５２０では低速度で後退させるため、周波
数ｆ３が出力されるようにプログラマブル発振器２１４
を設定し、ステップ５１５２１で後退信号ＲＶをオンす
る。ステップ５１５２２で走査系がホームポジションに
なるまで待ち、ステップ５１５２３で後退信号ＲＶをオ
フする。そして、ステップ３１５２４でブレーキ信号Ｂ
ＲＫをオンし、ステップ５１５２５にてレジスタνを一
定回数ν２で初期化し、ステップ５１５２７．５１５２
７で、レジスタνをデクレメントしてレジスタνがＯに
なるまでステップ３１５２６をくりかえすようにする。

ステップ３１５２６は走査フラグＳｆがオンになったか
どうかをチェックするもので、オンになったらこのルー
プを脱し、ステップ５１５２９に進む。ステップ５１５
２９ではブレーキ信号ＢＲＫをオフしステップ５１５０
１に戻り以上の制御をくりかえす。ステップ５１５２４
からステップ５１５２９までの処理は、最大ν２で定ま
る時間だけブレーキをかけ、その時間内に再び走査開始
の指令がきたら、ただちに走査開始を行なうめたのアル
ゴリズムの例である。

以」二のように、給紙系と原稿走査系のプログラムをそ
れぞれ独立に作成し、ＣＰＵ２１０のプログラムは、変
倍率やコピー紙サイズ等の条件により定まる時間β３．
β４．τ１および周波数設定値ｆｌと給紙系、即ちカセ
ットの上下段の選択を示すフラグＵｆを設定し、コピ一
枚数をコピー残数Ｎに設定するようにする。なお給紙系
および原稿走査光学系のプログラムの先頭番地を並列プ
ロセッサのうちの１つづつのそれぞれのプログラムカウ
ンタに設定すれば、これらが並列処理される。そのため
に、画先センサがオンしてから、レジストローラを回転
し始めるタイミング等、応答性が要求される制御も遅延
なく行なうことができ、ＣＰＵ２１０の負担は大幅に減
少する。

以上説明したように、ＣＰＵとデュアルポートＲＡＭを
介し並列プロセッサコントローラを結合し、Ｉｌｏの制
御は、並列プロセッサの個々のプロセッサによって行な
い遅延時間、回数、制御先などで、オペレータ操作等に
より変化するものは、ＣＰＵによって、各個を算出し、
デュアルポートＲＡＭを介しプロセッサに渡すようにし
て、機器を制御することにより、応答速度が速い制御を
複数個並行して行なうことができるようになる。このた
め応答性のため従来複数個のマイクロプロセッサを要し
た回路を１チツプで構成できコストダウンがはかれる。

そのうえ、従来複数チップにすることによるチップ間の
データ交換のオーバーヘッドや、ソフトウェア的に並列
処理するためのプログラム切替えのためのオーバーヘッ
ド等がなくなり、マイクロプロセッサを効率よく利用で
きる。さらに、論理的な平行動作を、そのまま平行処理
として、それぞれの制御プログラムを作成することによ
り、無理なくプログラムが作成でき、しかもそれぞれの
プログラムがオーバーヘッドなしで動くため、高速応答
のための技巧的なプログラミングは不用となり、プログ
ラムの開発か容易になり、開発コストを大幅に小さくで
きる。

尚、本実施例においては電子写真複写装置を例に説明し
たが、ファクシミリ装置、プリンタ等種々の画像形成装
置に適用できる。

（効　　果） 以上の如く本発明に依れば、複数の画像形成用プロセス
手段に対し高速の制御が可能となると共にプログラムの
作成も容易となる。

【図面の簡単な説明】

第１図は本実施例の複写機の制御回路図、第２図は本発
明を適用しうる複写機の断面図、８３図は従来の複写機
の制御回路図、第４図は従来の複写機の制御プログラム
の一例を示す図、第５図は制御プログラムの一例を示す
図、第６図は第５図のプログラムの実行タイミングを示
す図、第７図はＣＰＵ２１０と並列プロセッサコントロ
ーラ４１２の動作関係を示す図、第８図は並列プロセッ
サコントローラ４１２の基本動作のフローチャートを示
す図、第９図は第２図の複写機の給紙等に関するタイミ
ングを示す図、第１０図は複写機の原稿走査系に関する
タイミングを示す図、第１１図は給紙等のフローチャー
トを示す図、第１２図はデュアルポー）ＲＡＭ４１１の
メモリマツプを示す図、第１３図はＩ１０ボートの領域
を示す図、第１４図は原稿走査系のフローチャートを示
す図である。

Claims (1)

1. 【特許請求の範囲】 画像形成を実行する複数のプロセス手段のシーケンスの
   実行タイミングを制御する画像形成装置の制御装置にお
   いて、 中央演算処理部と、当該中央演算処理部から制御可能で
   前記複数のプロセス手段を制御する複数の演算制御部、
   前記複数のプロセス手段を制御する制御信号を出力し前
   記複数のプロセス手段からのプロセスの状態信号を入力
   する入出力部、前記複数の演算制御部と前記入出力部を
   接続する共通バスより成ることを特徴とする画像形成装
   置の制御装置。