JPS6235974A - 画像形成装置の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は画像形成を実行する複数のプロセス手段のシー
ケンスの実行タイミングを制御する画像形成装置の制御
装置に関する。

く解決すべき問題点〉 マイクロコンピュータの発展に伴なって、リレーシーケ
ンス回路や、ロジックＩＣの組み合わせによる論理回路
によって制御していた画像形成用負荷を、マイクロコン
ピュータのプログラム制御によって実現するようになっ
た。

そして、マイクロコンピュータ化するようになって、本
来それぞれの画像形成用負荷を平行制御するところを、
プログラム制御による時分割制御を行ない、仮想的に並
行制御を実現してきた。

ところが、高速応答性を要求される制御には、プログラ
ムによる時分割制御は適さない。

その為にこういった部品の制御には、１つの負荷に対し
て１つのマイクロコンピュータを対応させたり、専用の
ハードウェア回路を付加したりして対処していた。

たとえば複写機を例にあげて、これらの説明をする。

第２図は本発明を適用し得る複写機の構成図である。蛍
光灯などの原稿照明手段１００により原稿がスリット照
明され、原稿像がズームレンズ１０７によって、感光ド
ラム１０８」−に結像される。このときの原稿反射光は
、第１ミラーｌｏｔ、第２ミラー１０２、第３ミラー１
０３、ズームレンズ１０７、第４ミラー１０４、第５ミ
ラー１０５．第６ミラー１０６を介して感光ドラム１０
８に導かれる。

感光ドラム１０８の矢印の方向への回転にあわせ、原稿
照明手段１００と第１ミラー１０１が矢印の方向に移動
する。そしてこれの麦の速度で第２ミラー１０２と第３
ミラー１０３が矢印の方向に移動する。これは光Ｈ＋　
１０９の長ｙを一定にするためである。

そして原稿の長さ分、第１ミラー１０１が移動したのち
、後進に切り替え、元の位置に戻る。尚、原稿先端位置
および第１ミラーのツ（本位置が、画先センサ１１０と
走査ホームポジションセンサ１１１によって検出できる
ようになっている。

感光ドラム１０８の周辺には、−成帯電器１１２、ブラ
ンク露光照明器１１３、現像器１１４、転写帯電器１１
５、分離器１１６、クリーナ１１７．除電器１１８が備
えられている。スリット露光された原稿の結像点の光強
度による電位変化によって形成された静電潜像を現像し
、それを複写紙に転写する。複写紙は搬送手段１１９に
より定着器１２０を介し、排紙される。

この複写紙は１カセツト１２１もしくは下カセット１２
２に保持されており、給紙ローラ１２３もしくは給紙ロ
ーラ１２４により１枚ピックアツプネれ、レジストロー
ラ１２５の位置で一時停＋１ニする。

第１ミラーｌｏｔが矢印方向に移動し、画先センサ１１
０により、原稿先端部分の結像が行なわれる時刻を検知
し、そのときの感光ドラム１０８の結像位置が、転写帯
電器１１５の位置まで回転する時間を見計らい、この時
刻の複写紙の先端も転写帯電器１１５の位置に移動する
ように時間調整して、レジストローラ１２５を回転させ
、複写紙１−の画像位置合わせを行なう。

以上の複写機の動作を制御するのに、従来は機器制御用
マイクロコンピュータを用いて行なっていた。

たとえば、インテル社製の８０４９や８０５１がこれに
当たる。簡単のために、光学系の走査と複写紙の給紙の
制御に関する従来の制御回路を抽出し、第３図に示す。

図中２０１が、機器制御用マイクロコンピュータであり
、ＲＡＭ２０２、ＲＯＭ２０３と外部バス２０３を介し
て接続ｙれている。マイクロコンピュータ２０１の内部
では、ＣＰＵ２１０、ＲＡＭ２１１、入力ポート２１２
、出カポ−）２１３、プログラマブル発振器２１４等が
内部バス２１５を介して接続されている。

入力ボート２１２のポー）ＡＯには、走査ホームポジシ
ョンセンサ１１０から入、ＩＵバッファ２２０を介し、
信号ＳＨＰが入力され、ボートＡＩには、画先センサ１
１１から入力バッファ２２１を介し、信号ＳＴが入力さ
れ、ボートＡ２にはレジストローラ２１５直前の紙セン
サ１２６から、入力バッファ２２２を介し、信号ＰＲＥ
Ｇが入力される。

信号ＳＨＰは、原稿照明手段１００が、基本位置にある
ときｌ、そうでないときＯ１信号ＳＴは原稿先端を結像
する位置に原稿照明手段ｌＯＯが到達したとき、０から
１に変化し、それ以外の位置では、Ｏとなる。信号ＰＲ
ＥＧは、レジストローラ１２５直前に複写紙があるとき
ｌ、そうでないときＯとなる。

原稿照明手段ｌＯＯや第１ミラー１０１．第２ミラー１
０２、第３ミラー１０３はＤＣモータＭ２によって、駆
動される。最近のように無段階変倍を実施するためには
、主走査方向の縮小、拡大にはズームレンズ１０７で対
応し、副走査方向の縮小、拡大は原稿の走査速度をかえ
て実施する。この速度調整のために、走査モータコント
ローラ２３０を介し、ＤＣモータＭ２はマイクロコンピ
ュータ２０１より制御される。ポートＣＯは、プログラ
マブル発振器２１４の出力端子であり、この発振周波数
と走査速度目標を対比させ、ＤＣモータＭ２を制御する
。そしてエンコーダＥよりモータの回転速度を検出し、
これをフィードバックさせ、ＤＣモータＭ２を速ｌｆ制
御信号Ｆｓに従った速度に保つように走査モータコント
ローラ２３０がモータＭ２の速度制御を行なう。尚、ポ
ートＢＯの信号ＦＷを１にすることにより、原稿照明手
段１００等が前進する向きにモータを回転させ、ポート
Ｂｌの信号ＲＶを１にすることにより後退する向きにモ
ータを回転させ、ポートＢ２の信号ＢＲＫを１にするこ
とにより、ブレーキがかかる。

ポー）Ｂ３からは信号ＭＭが出力され、メインモータド
ライバ２３１を介しメインモータＭｌに接続されている
。メインモータは感光ドラム１０８や給紙ローラ１２３
，１２４やレジストローラ１２５等、走査系を除く駆動
部分を動かすのに用いられる。そして信号ＭＭを１にし
たときメインモータＭｌは定速度回転を行ない、０にし
たとき停止する。ポーｈＢ４．Ｂ５は信号ＰＩＣＩ、Ｐ
ＩＣ２が出力され、ハンマドライバ２４０．２４１を介
しクラッチＣＬ１、ＣＬ２にそれぞれ接続されている。

クラッチＣＬＩ　、ＣＬ２はそれぞれ給紙ローラ１２３
゜１２４の回転、停止にの制御をするもので、信号ＰＩ
ＣＩ、ＰＩＣ２をそれぞれ１にしたとき、給紙ローラが
回転し、０にしたとき停止にする。

ポー）Ｂ６は信号ＲＥＧが出力され、ハンマドライバ２
４２を介してクラッチＣＬ３に接続されている。クラッ
チＣＬ３はレジストローラ１２５の回転、停止を制御す
るもので、信号ＲＥＧを１にすることにより、レジスト
ローラ１２５が回転し、０にすることにより停止ｌ二す
る。

これ以外にも複写機の制御対象は、現像器の回転、停止
１−１現像バイアスの印加、各帯電器の電圧印加、除電
器のオンオフ、ズームレンズの駆動、操作部の表示、キ
ー人力制御など、数多くあるが、これらについては省略
した。

このような構成で、ＣＰＵ２１０を動作させ、複写機を
制御するプログラムの一例を第４図に示す。

ステップ３３０１では、ＲＡＭ２０２と内部ＲＡＭ２１
１の変数の初期値を代入し、複写機の初期設定を行なう
。

ステップ５３０２では、操作パネルの表示やキー人力の
処理を行なう。オペレータの指示の解析を行ない、それ
に対する表示や複写機の状態の表示を行なう。

ステップ３３０３では、帯電器、現像器などの電子写真
プロセスの制御を行なう。

ステップ３３０４では、複写紙の給紙制御を行なう。

ステップ５３０５では、複写紙の給紙と同期して、原稿
照明手段等の走査制御を行なう。

そしてステップ５３０６でズームレンズ移動などに用い
られる、ステッピングモータの駆動などを行ない、その
後、ステップ５３０２に戻って、これらの処理を繰り返
す。

このように複写機を制御するには、複数個の処理を時分
割して行なっている。

このような場合、操作表示処理を行なっているときに、
原稿照明手段が原稿先端位置を通過した場合、走査系処
理の番がまわってくるまで、原稿先端位置検出の時間が
遅れ、これにより、レジストローラ１２５の回転開始時
間が遅れ、複写紙−トの画面位置が、前方にずれてしま
うことがありうる。そのために、原稿先端位置検出等は
、その入力を割込入力端子に入れ、ＣＰＵに割込みをか
けるなどして、強制的にＣＰＵ２１０に原稿先端位置を
知らせ、その時刻からレジストローラ１２５の回転開始
時刻を算出させる、というような工夫が必要であった。

以上は数ｍｓのずれが、機器動作に悪影響を与える例を
示したが、−・般に、ステップ３０２からステップ３０
６の各処理を完結してから次に進む方法では制御ができ
ない。とくにステップ８３０３〜５３０５は、本来同時
進行するものなので同時処理が必要になる。従って、リ
アルタイムモニタプログラムなどの基本プログラムの下
で、ステップ８３０２〜ステツプ５３０６を動作させる
か、または、ステップ５３０３からステップ５３０５を
１つのプログラムにまとめて記述するかのいずれかを選
択しなければならない。前者は、各ステップの処理の切
り替えに要する時間、すなわちオーバーヘッドが大きく
、ＣＰＵの利用効率が低下する。後者の方式は、プログ
ラムが複雑になり制ｉ、ｆｌ１機器の性能向」−による
プログラム量の増大に伴ない、プログラムミスが増大し
プログラムに多大の時間を要する。

そして、前者のリアルタイムモニタを利用して時分割処
理を行なう場合でも、ステッピングモータなどの制御を
プログラムによって行なおうとすると、一定時間ごとに
そのプログラムが起動されないと騒音が発生する場合が
ある。このため、こうしたプログラムは定時間割込処理
などで行なわねばならず、こうした割込処理が増すこと
によっても、プライオリティの高い処理がＣＰＵ２１０
で行なわれている時間、他の処理が待たされるため、高
速並列処理が実現できなくなり、ステッピングモータや
走査用モータ制御を別のマイクロコンピュータにまかせ
たりするようになり、マイクロコンピュータ間の情報交
換や、リアルタイムモニタ下でひんばんにプログラムの
功科を行なうことによるオーバーヘッドの増大によって
１本来の制御動作以外の処理なＣＰＵが行なっている割
合が高くなり、その分ハードウェアも大きくなりコスト
増加の原因になっている。

さらに、応答性を高めるために、割込処理を多用したり
、プログラムの構造を特殊な形にすることによって、プ
ログラムがますます複雑になり、プログラムデパックの
時間が増大し、総合的な開発費の増大を課せられている
。

く目的〉 本発明は、」−述従来例の欠点を除去し、プログラム制
御によりながらも、同時に複数個の制御対象に関し、高
速応答性が保証でき、さらにプログラム作成も容易にな
る画像形成装置の制御装置を提供することを目的とする
。

〈実施例〉 第１図は本発明の実施例の複写機の制御回路図である。

図において４０１が機器制御用マイクロコンピュータで
あり、ｌチップ上に構成される。従来、内部パス２１５
にはＣＰＵ２１０の内部ＲＡＭ２１１およびＩ１０ポー
ト類が接続ごれていたのに対し、内部バス２１５にデュ
アルボー）ＲＡＭ４１１を介し、並列プロセッサコント
ローラ４１２が接続される。又入力ポート２１２、用カ
ポート２１３及びプログラマブル発振器２１４が並列プ
ロセッサコントローラ４１２に接続されている。

ここでデュアルポートＲＡＭ４１１は、ＣＰＵ２１０か
ら読み書きでき、並列プロセッサコントローラ４１２か
らも読み書きできる。そしてデュアルポートＲＡＭ４１
１には複数個のプロセッサのレジスタ領域が割すイ・１
けられており、並列プロセッサコントローラ４１２は、
これらのプロセッサのレジスタ領域の値に応じて、複数
個のプロセッサの処理を実行する。

今、ＣＰＵ２１０からみてＲＡＭ２１１は００８番地か
ら７ＦＨ番地（１０進では、１２７番地だがアドレスに
関しては以後１６進数で示す）、デュアルポー）ＲＡＭ
４１１は８０）（番地からＦＦ番地の１２８バイトにア
ドレス付けされている。

ここで、８０８番地から８７Ｈ番地の８バイトは、プロ
セッサＯ用のレジスタとして定義し、８８）（番地から
８ＦＨ番地の８バイトはプロセッサｌ用のレジスタとし
て定義する。同様にして、Ｂ８Ｈ番地からＢＦＨＦ２Ｏ
３バイトまで、８バイトづつ、それぞれプロセッサ２か
らプロセッサ７用のレジスタとして定義する。

各プロセッサ用として割つけられた８バイトの領域のう
ち、最後尾の２バイトをプログラムカウンタとして利用
する。たとえばプロセッサｌの場合、８ＥＨ番地をプロ
グラムカウンタの−Ｌ位８ビットとし、８ＦＨ番地をプ
ログラムカウンタの下位８ビツトとする。そして、並列
プロセッサコントローラ４１２は、プロセッサＯからプ
ロセッサ７までの各プロセッサに関し、２バイトづつの
計１６ビツトデータをインストラクションデータとして
フェッチするようにし、プログラムカウンタは、２づつ
インクレメントする。このようにすることによってプロ
グラムカウンタの最低位ビット、すなわちプロセッサ０
からプロセッサ７のそれぞれにおけるビットＨＯからビ
ットＨ７をホールト指示用のビットとして定義し、この
ビットが１のとき対応するプロセッサのインストラクシ
ョンのフェッチと実行を行なわないようにする。

又、デュアルポートＲＡＭ４１１のＣＯＨ番地からＦＦ
Ｈ番地まではプロセッサＯ〜７が共通に使用するメモリ
領域として定義する。

以上のようなメモリの定義を行ない、並列プロセッサコ
ントローラ４１２が逐次者プロセッサの処理を時分割で
実行することにより、ＣＰＵ　２．　Ｉ　Ｏの下に複数
個の独立した、プロセッサが並列動作するようになる。

以下、ＣＰＵ２１０をインテル社製８０５１をモデルに
し、制御用マイクロコンピュータ４０１を構成した場合
を例にあげて説明する。

ＣＰＵ２１０は８ビツトマシンでアリ、インストラクシ
ョンは１バイトから３バイトの可変長である。そして１
２ＭＨ２の基本タロツクの場合、１ｐｓｅｃが実行の単
位となっており、スヘてのインストラクションは、１７
ｚｓｅｃの整数倍の時間を要す。また、命令のフェッチ
は、１ｐｓｅｃを２分して、１μＳｅＣ中に２回行なわ
れ、ＲＡＭ領域の読み書きはｌｐｓｅｅに１回行なわれ
る。このときたとえば１バイト長の命令をフェッチする
場合、１ｉＬｓｅｅの前半で命令をフェッチし実行開始
して、Ｉｇｓｅｃの後半で次の命令をフェッチするが、
後半でフェッチしたインストラクションデータは捨てら
れ、再び次のｌμｓｅｃの前半で命令をフェッチし実行
する。すなわち、命令長かいくらであっても、また、実
行時間がいくらであっても、１　ｇｓｅｃの整数倍で外
部バスアクセスが実行される。たとえば第５図のような
プログラムは第６図のように実行される。

ステップ３６０１はレジスタ２の内容をＡレジスタに移
動し、ステップ６０２でＡレジスタの内容に５を加算し
、ステップ５６０３でデータポインタレジスタの内容を
インクレメントしてステップ５６０４でデータポインタ
レジスタでアドレスされるＲＡＭにＡレジスタの内容を
書き込む。このときの機械語は、１バイトを２桁の１６
進数で表わしたときＥＡＨ，２４Ｈ。

Ｑ５Ｈ、Ａ３Ｈ、ＦＯＨの計５バイトになる。

そしてステップ５６０１．５６０２はＩｇｓｅｃ、ステ
ップ５６０３，５６０４は２ｋｓｅｃの実行時間となる
。このときのバスアクセスの様子は第６図のようになる
。期間α０の前半でステップ５６０１のインストラクシ
ョンＥＡＨがフェッチされ、後半でステップ５６０２の
インストラクション２４Ｈがフェッチされる。この２４
Ｈは無視され、次の期間α１の前半で再びフェッチされ
、後半で０５Ｈがフェッチされ、実行も期間α１で行な
われる。

期間α２の前半でステップ５６０３のインストラクショ
ンＡ３Ｈがフェッチされるが、実行に２ＪＬＳｅＣを要
するので、期間α２の後半および期間α３の間の計３回
ステップ５６０４のインストラクションＦＯＨをフェッ
チするが、すべて無視される。期間α４の前半では再び
ＦＯＨがフェッチされ後半で次のインストラクションが
フェッチされる。ステップ５６０４はＲＡＭデータへの
書き込みを行なうため、期間α５ではインストラクショ
ンフェッチは行なわれず、ＲＡＭデータ書き込みのため
に外部バスが使われる。

尚期間α０〜α５はいずれも１２　Ｍ　Ｈｚのクロック
使用時にＩｆ、１μｓｅｃである。

並夕１ｊプロセッサコントローラ４１２におけるインス
トラクションセットはすべて２バイト固定長にする。す
るとＣＰＵ２１０の実行単位時間（ｉ　ｐ、　ｓ　ｅ　
ｃ　）で１インストラクシヨンのフェッチができるよう
になる。

このようにして、ＣＰＵ２１０と並列プロセッサコント
ローラ４１２が外部バスインタフェース４１３を介して
外部バス２０４に接続されたＲＯＭ２０２を時分割的に
利用するように構成する。

ＣＰＵ２１０のインストラクションのなかで最長の実行
時間のものは４ｐＬＳｅＣである。

従って、−、、−担このインストラクションのフェッチ
がＣＰＵ２１０によって行なわれると、４μＳｅＣの間
ＣＰＵ２１０に外部バス２０４が専有される。従って、
並列プロセッサコントローラ４１２がこの間に、インス
トラクションフェッチを要求しても、４ｐＬｓｅｃの回
実行が待たされる。第７図にこの様子を示す。

１１）Ｍｔ８１１に並列プロセッサコントローラ４１２
がインストラクションフェッチを行なおうとしたとき、
ＣＰＵ２１０が４ｇｓ　ｅ　ｃかかるインストラクショ
ンの実行を開始したとすると、期間α８０１．α８０２
．α８０３．α８０４では、外部バスインターフェース
４１３をＣＰＵ２１０が専有する。そして１ｔ／Ｉ間α
８１２で、並列プロセッサコントローラ４１２の要求が
受けつけられ、外部バスインターフェース４１３を専有
し、並列プロセッサのうちの１つのプロセッサのための
インストラクション２バイトをフェッチする。そしてそ
の次の期間α８０５はＣＰＵ２１０が外部バスインター
フェース４１３を専有する。並列プロセッサコントロー
ラ４１２によって、インストラクションを実行するのに
最大３ｇ５ｅｃかかるとすると、最悪の場合、並列プロ
セッサコントローラがインス（・ラクションフエツチ要
求を時刻ｔ８１１で行なってから、実行の期間α８１３
゜α８１４．α８１５を終了するまで８ｐ、ｓｅｃかか
る。そこで、常に８）ｂｓｅｃごとに並列プロセッサコ
ントローラ４１２がインストラクションフェッチ要求を
出すように構成することにより、８μＳｅＣに１回だけ
外部バス２０４が並列プロセッサ用に使われ、残りの７
ｇ５ｅｃをＣＰＵ２１０が使うようになる。

第８図に並列プロセッサコントローラ４１２の）ｉ（本
動作のフローチャートを示す。実行開始時、ステップＳ
８０１で、並列プロセッサ４１２のうちプロセッサＯか
らプロセッサ７を時分割で並列処理するためにプロセッ
サ番号ｎをＯにする。ステップ５８０２では命令をフェ
ッチする時間わくを算出するために、バス不使用１ｔ／
１間残数ｍを４に初期化する。ステップ５８０３で、外
部バスインターフェース４１３　ニ対しバス利用のため
の要求を行ない、ステップ５８０４で１ｐｓｅｃウエイ
トする。ステップＳ８０５でバス不使用期間残数ｍを１
つデクレメントする。ステップ３８０６では、バス利用
期間になったかどうか判断し、ＣＰＵ２１０がバス使用
中なら、ステップ５８０３に戻ってくり返し、並列プロ
セッサコントローラ４１２にバスが割り当てられたら、
ステップ３８０７に進む。ステップ５８０７ではプロセ
ッサｎのプログラムカウンタの値の最下位ビットをＯに
した値をアドレスとして外部メモリからインストラクシ
ョンの高位バイトをフェッチする。たとえばｎがＯのと
きは、デュアルポートＲＡＭ４１１の８６Ｈ，８７Ｈ番
地の２バイトがプログラムカウンタの値として使われる
。ｎがｌのときは８ＥＨ，８ＦＨ番地が使われる。すな
わちｎ番目のプロセッサＰＲＯＣｎに対しては、（８０
Ｈ＋８Ｘｎ＋６）番地が プログラムカウンタの高位バイト （８’ＯＨ＋８　Ｘ　ｎ、＋　７）番地がプログラムカ
ウンタの低位バイト として用いられる。

そして、インストラクションの先頭バイトをフェッチす
るために最下位ピッＩ・をＯにして１バイトフエツチを
行なう。ステップ５８０８では、最下位ピッ（・を１に
してインストラクションの２　＃　Ｉ’ｌのバイトをフ
ェッチする。このように、ステップ５８０７　、８８０
８において、Ｉｇｓｅｃの間、外部バス２０４を利用し
、プロセッサｎのためのインストラクションデータ２バ
イトをフェッチする。ステップ５８０９では、パス不使
用期間残数ｍを見て１ｍがＯになるまでステップ５８１
０，５８１１を繰り返す。ステップ８１０は１　ｇ、ｓ
　ｅ　ｃウェイトし、ステップ５８１１ではｍを１っデ
クレメントする。こうすることにより、ステップ５８１
２に来るまで、ｉＥ確に５μｓｅｃが費され、しかもこ
の５ＪＬＳｅＣの間のうち、ＣＰＵ２１０のバス利用の
間隙をねらってＩｇｓｅｃだけパスを専有し、並列プロ
セッサ処理のためのインストラクションフェッチを行な
える。ステップ５８１２では、フェッチしたインストラ
クションデータに従って、デュアルポートＲＡＭ４１１
のメモリ間や入出力ポート間の演算を行なう。

尚、プロセッサｎのプログラムカウンタの最下位ビット
が１の場合は、フェッチしたインストラクションを無視
し、何の実行も行なわないようにし、０の場合は、実行
を行なうのに先だち、プログラムカウンタの値を２つイ
ンクレメントしておき、次のインストラクションフェッ
チに備える。ステップ５８１３では、ステップ５８１２
で要する時間に応じた時間分ウエイトシテ、ステップ５
８１２，５８１３，５８１４゜Ｓ８１５　、　Ｓ８１６
で３７ｉｓｅｃ費すように調整する。ステップ５８１４
では、次の回で、処理対象のプロセッサを１つ進めるた
め、プロセッサ番号ｎを１つインクレメントする。ステ
ップ５８１５ではプロセッサ番号ｎが最大プロセッサ番
号を越えたかどうかを判断し越えたときは、プロセッサ
番号ｎをＯに戻してステップ５８０２にもどって以上の
処理を繰り返す。

以１−のような動作によって並列プロセッサコントロー
ラ４１２は、プロセッサＯがらプロセッサ７の８つのプ
ロセッサと時分割で実行させ、みかけ１．６４μＳｅｃ
にｌインストラクション実行するプロセッサを８つ制御
できるようになる。

ここでステップ５８１２にて行なう、各プロセッサ０〜
７のインストラクションについて説明する。インストラ
クションの長さは１６ビツトの固定長である。インスト
ラクションは以下の４個に分類することができる。各プ
ロセッサ用に割当てられた８′つのレジスタと７ビツト
のメモリ空間との間の演算を行うバイトオペレーション
、レジスタと７ビツトのデータとの間の演算を行うイミ
デイエ−１−バイトオペレーション、特定ビットと７ビ
ツトメモリ空間の任意のビットとの間の演算を行うビッ
トオペレーション、条件に応じて１０ビツトの相対アド
レス分岐を設定するジャンプオペレーションの４つであ
る。

次にデュアルポートＲＡＭ４１１、及びＩ１０ボー）２
１２，２１３のアドレス空間について説明する。

デュアルポートＲＡＭ４１１はＣＰＵ２１０、並列プロ
セッサコントローラ４１２共にアクセス可能である。こ
こで各プロセッサから見たアドレスをローカルアドレス
、並列プロセッサコントローラ４１２から見たアドレス
をグローバルアドレスと呼ぶ。

ローカルアドレスのＯＯＨ０８番地０７Ｈ番地は夫々の
プロセッサに割付けられたデュアルポートＲＡＭ４１１
のレジスタ用メモリ空間に対応している。ローカルアド
レスの０８Ｈ番地から４７Ｈ番地までがデュアルポート
ＲＡＭ４１１の残りのエリア、すなわちグローバルアド
レスのＣＯＨ番地からＦＦＨ番地までに対応している。

そしてローカルアドレスの４８番地から７Ｆ番地がＩ１
０ポートに対応している。

このようにレジスタ空間、メモリ空間、メモリ空間、Ｉ
１０ポート空間を同一アドレス空間」二にマツプするこ
とができる。

以」−のようなアーキテクチャのプロセッサを用いて電
気機器制御する場合の例を以下に述べる。

第９図に、第２図に示した複写機の給紙系に関するタイ
ミングチャートを示した。この例では、２枚コピーを行
なう制御タイミングを表わしている。下カセット１２２
から給紙を行なう場合、時刻ｔｌｌｏｌでポートＢ５を
“Ｉ　ＩＩにして、クラッチＣＬ２をＯＮすることによ
り給紙ローラ１２４を回転させ、複写機をピックアップ
する。そして、時刻ｔｌ１０２で紙センサ１２６で紙検
知し、時間α１１０１後に、ポートＢ５を“Ｏパにして
、給紙ローラ１２４を停止する。この時間αｌ　１０１
の間に複写紙はレジストローラ１２５まで到達し、レジ
ストローラ１２５の回転開始を待っている。一方、時刻
ｔｌ１０２で紙検知することにより、原稿走査を開始す
る。即ち、光学系が前進する。そして、画先センサ１１
０により時刻ｔｌ１０３に、原稿の先端を感光ドラム１
０８に結像したことがわかり、ｔｌ１０３からその結像
位置が転写位置に到達する時間から、レジストローラ１
２５を回転させてから複写紙が転写位置まで達する時間
を差し引いた時間α１１０２の時間後、ポートＢ６を１
′にして、クラッチＣＬ３をＯＮして、レジストローラ
１２５の回転を開始する。

そしてこの例のように複数枚コピーする場合、原稿走査
光学系を原稿の長さ分前進し、その後後退させホームポ
ジションまでもどってから給紙を始めると、次の複写ま
での時間が長くなってしまう。これを防ぐため、時刻ｔ
ｌ１０４には、次の紙の給紙を開始する。このタイミン
グは、レジストローラ１２５がオンした時刻ｔｌ１０５
から時間α１１０３後となるが、この時間α１１０３は
、１枚当りのコピー所用時間α１１０４から、時間α１
１０２と給紙ローラの駆動開始から紙センサが再びオン
するまでの時間α１１０６とホームポジションから画先
センサに達するまでの所用時間α１１０５を引いた値と
なる。時間α１１０４は、複写紙サイズにより定まる。

この最小値は、原稿走査の往復時間となる。また時間α
１１０５は変倍率に応じて決定される。

−・方原稿走査は、ポートＣＯより走査速度に応じた周
波数の信号ＦＳ、ポートＢＯ，Ｂｌ。

Ｂ２よりそれぞれ前進信号ＦＷ、後進信号Ｒ■、ブレー
キ信号ＢＲＫを、走査モータコントローラ２３０に送る
ことによって制御する。そして、この制御のためのタイ
ミングチャートを第１０図に示す。

前進を行なうときは、そのときの複写倍率によって前進
速度が定まるので、これに応じた周波数の発振を行なう
ようにプログラマブル発振器２１４をセットした上で、
後退信号ＲＶ、ブレーキ信号ＢＲＫをＯ°°にしておき
前進信号ＦＷをｌ゛°にして、前進を開始する。これが
時刻ｔ　１２０１である。そして、原稿の長さ分前進す
る時間α１２０１後の時刻ｔ　１２０２に前進信号を“
Ｏ″にして、後退時の速度をプログラマブル発振器２１
４にセットし、後退信号を１　”にする。そして、画先
センサ１１０が画先信号をセンスしたとき、すなわち時
刻ｔ１２０３で、後退信号を“Ｏ′”にして１時間α１
２０２の間だけ、ブレーキ信号ＢＲＫをｌ°”にする。

そして、その後は、慣性により原稿走査を後退させ、ホ
ームポジションセンサ１１１により、ホームポジション
位置に戻った時刻ｔ１２０４にブレーキ信号ＢＲＫを１
にする。そして２枚目のコピーを行なうため、ブレーキ
信号ＢＲＫをＯ′”にした」＝、前進速度を設定し、前
進信号ＦＷを“Ｉ　ＩＩにして以」−の制御を繰り返す
。第１０図の後半では、後退時画先センサ１１０の位置
センス後のブレーキ信号ＢＲＫのセット後、走査系が停
止して、ホームポジションまで到達しない場合の例を示
しである。すなわちブレーキ信号ＢＲＫを“０”′に戻
したのち時間α１２０３以内にホームポジションに達し
ないときは、遅い速度を設定し、後退信号ＲＶをｌ°゛
にして、ホームポジションが検出されるまでゆっくり後
退させ、ホームポジションが検出されたら、後退信号Ｒ
Ｖを“０゛にしてブレーキ信号ＢＲＫをｌ”°にする。

そして、最大時間α１２０４の後にブレーキ信号ＢＲＫ
を０゛′にする。

以上のように、原稿走査光学系と給紙系の制御を抽出し
ただけでもかなり複雑である。

以」−のような制御を本発明においては、給紙ローラ、
レジストローラ等の給紙系の制御に並列プロセッサコン
トローラ４１２内の１つのプロセッサＰＲＯＣＯを割り
当て、前進信号ＦＷ等の原稿走査光学系の制御にコント
ローラ４１２内の別のプロセッサＰＲＯＣ１を割り当て
、ＣＰＵ２１０は、これらのプロセッサへのデータを設
定し、プロセッサの動作を監視することによって、複写
機の制御を行なうようにする。

第１１図にプロセッサＰＲＯＣＯが行う給紙系の制御プ
ログラムの例のフローチャートを示す。実行開始すると
ステップ５１３０１にて、コピー残数Ｎがあるかどうか
を見て、コピー残数Ｎが１以上になるまで、ステップ３
１３０１を繰り返す。

第１２図には、デュアルポートＲＡＭ４１１のメモリ領
域のメモリマツプ例を示している。

ここでコピー残数Ｎは、ＣＰＵ２１０によってグローバ
ルアドレスのＣ１８番地に値Ｎがセットされる。これは
、コピースタートボタン等によって、オペレータがコピ
ー開始を指定したときに、ＣＰＵ２１０がその時点で定
義されているコピ一枚数を、Ｃ１８番地に書き込む。ス
テップ５１３０２でコピー残数を１つデクレメントする
。ステップ５１３０３では、フラグＵｆ、すなわちグロ
ーバルアドレスのＣｏ番地の第θビットを見てこれが１
のときは、上カセット選択、Ｏのときは下カセツト選択
と判断し、それぞれ対応して、給紙ローラ１２３もしく
は給紙ローラ１２４の回転を開始する。たとえばフラグ
Ｕｆが１のときは、ポー）Ｂ４を１にすることによって
、上段給紙ローラ１２３を回転させる。これは第１３図
に示すＩ１０ポートの領域の４９Ｈ番地の第４ビツトを
セットすることによって実現できる。これは、ビットオ
ペレーション用のインストラクションを用いればよい。

ステップ５１３０４では紙センサ１２６がオフになるま
で紙センサチェックを続け、紙センサ１２６がオフにな
ったらステップ５１３０５で紙センサ１２６がオンにな
るまでくりかえす。これは、現在、給紙中の紙の前にコ
ピーしている紙の後端が紙センサ１２６にかかっている
場合を考慮したものである。

ステップ３１３０６では、原稿走査光学系の前進開始を
指示するために走査フラグＳｆをセットする。フラグＳ
ｆは、グローバルアドレスのＣＯＨ番地の第１ビツトに
割り当てである。

３１３０７では一定詩間βｌでけウェイトする。これは
、命令の実行時間が前述したように、並列プロセッサと
いえども一定しているので、レジスタをカウントとして
用いて、カウントアツプもしくはカウントダウンして、
ある値になったとき、次に進むようにプログラムして、
そのカウンタとして用いるレジスタの初期値によってウ
ェイト時間を調節できる。この時間βｌは、第９図にお
けるα１１０１に相当する時間にする。そしてステップ
５１３０Ｂで給紙ローラをオフする。この場合はフラグ
Ｕｆを見て、対応するボートＢ４もしくはポートＢ５を
Ｏ°゛にしてもよいし、ボー）Ｂ４．Ｂ５の双方とも°
゛０°′にしてもよい。

ステップ３１３０９で、画先センサ１１０がオンになる
まで待って、その後ステップ５１３１０で時間β２分ウ
ェイトし、ステップ５１３１１でレジストローラ１２５
の回転を開始する。時間β２は、第９図における時間α
１１０２に相当する。そして、ステップ５１３１２で時
間β３だけウェイトして、続いて次の給紙を行なうかど
うかのチェックに入る。時間β３は、第９図における時
間α１１０３に相当する。ステップ５１３１３ではコピ
ー残数Ｎを調ベ、まだコピーする必要のあるときはステ
ップ５１３１４に進み必要の給紙が終了している場合、
すなわちコピー残数が０のときはステップ５１３１８に
進む。ステップ１３１４では、コピー残数Ｎを１つデク
レメントして次の給紙にそなえ、ステップ１３１５でス
テップ１３０３と同様の処理を行なって給紙を開始する
。ステップ１３１６では時間β４だけウェイトしステッ
プ１３１７でレジストローラ１２５の回転を停止する。

この時間β４は給紙した紙の進行方向のサイズを、感光
ドラム１０ｇの周速で割った時間からβ３を差し引いた
時間に、多少の余裕の時間を加えたものにする。

そして、ステップ５１３１４〜５１３１７と進み、連続
コピー処理する場合はステップ５１３０４に戻って以」
―の処理をくりかえす。そして最終紙の給紙が完了する
とステップ５１３１３からステップ５１３１８に分岐し
、ステップ１３１９をへて最初に戻りステップ５１３０
１より以−］−の処理をくりかえす。なおステップＳ１
３１８．５１３１９はそれぞれステップ５１３１６．３
１３１７と同様の処理である。以−１−の処理における
時間βｌ、β２．β３．β４のうち時間βｌ、β２に関
しては固定長であり、時間β３．β４．は変倍率、複写
紙サイズによって変化する。そのため時間β３．β４に
関しては、ＣＰＵ２１０がコピー残数をグローパルアド
レスＣ５Ｈ番地にセットする前に、グローバルアドレス
ＣＩＨ番地、Ｃ２Ｈ番地にそれぞれβ３．β４を設定す
る。

次に原稿走査光学系の処理について説明する。

第１４図にプロセッサＰＲＯＣ１が行う原稿走査光学系
の制御プログラムの例のフローチャートを示す。

実行開始すると、ステップ５１５０１で、走査フラグＳ
ｆがオンになるまで待ち、オンになるとステップＳ　１
５０２に進む。これは給紙系制御プログラムにより複写
紙がレジストローラ１２５前の紙センサ１２６の位置ま
で移動した時点でセットされる。すなわちコピー開始の
用意が完了したところで光学走査系の起動を行なうので
ある。ステップＳ　ｌ　５０２では、原稿走査要求を受
けつけたことを示すために、走査フラグＳｆをクリアす
る。そしてステップ５１５０３では、走査系の信号をす
べてクリアする。

すなわち、前進信号ＦＷ、後退信号ＲＶ、ブレーキ信号
ＢＲＫをすべてクリアするためにボートＢＯ，Ｂｌ、Ｂ
２を０°゛にする。

ステップ５１５０４では変倍率に応じた速度で原稿走査
するために、この速度に対応した周波数の信号がボート
ＣＯから出力されるように、プログラマブル発振器２１
４の設定を行なう。具体的には、プログラマブル発振器
の周波数設定用ボートＣＯがＩ１０ボート領域の４ＡＨ
番地に割つけられており、これに、ＣＰＵ２１Ｏによっ
てグローバルアドレスのＣ１８番地に設定された値ｆ１
を書き込むことによって行なわれる。ステップ５１５０
５ではボートＢＯを’“１”にすることによって、走査
モータコントローラ２３０に対し、前進開始の指令を出
す。そしてステップ５１５０６で画先センサ１１０がオ
ンになるまで待って、その後ステップ５１５０７で原稿
の長さ分走査する時間τｌウェイトしステップ３１５０
８で前進信号をオフする。この時間τｌはＣＰＵ２１０
によってあらかじめグローバルアドレスＣ６Ｈ番地に書
き込まれている。ステップ１５０９では、後進時のスピ
ードに対応した周波数ｆ２になるようにＩ１０ボートの
領域の４ＡＨ番地に値を設定し、ステップ５１５１０で
後退信号ＲＶをオンし後退開始する。あとは、ステップ
５１５１１で画先センサ１１０がオンするのを監視し、
オンしたとき、走査光学系がオーバーランして衝突しな
いようにブレーキ制御を開始する。ステップ５１５１２
で後退信号ＲＶをオフし、ステップ５１５１３でブレー
キ信号ＢＲＫをオンしブレーキをかける。そしてステッ
プ５１５１４で時間τ２だけウェイトし、ステップ５１
５１５でブレーキ信号ＢＲＫをオフしあとは慣性で走査
系を後退させていく。ここであらかじめ定められた回数
νｌをステップ５１５１６にてレジスタνに代入し、ス
テップ５Ｌ５１７．３１５１Ｂ、５１５１９をこの回数
だけくりがえず。このレジスタνは、プロセッサＰＲＯ
Ｃ１の専用メモリ領域、ローカルアドレスのＯＩＨ番地
から０５Ｈ番地のいずれかを用いてもよい。こうしてス
テップ５１５１８でレジスタνを１つづつデクレメント
しながらステップ５１５１９でレジスタνの値が０にな
るのを判断し、それまでステップ５１５１９からステッ
プ５１５１７に戻る。ステップ５１５１７ではホームポ
ジションセンサ１１１を監視し、これがオンしたなら、
レジスタνが０になっていなくてもステップＳ　１５３
０に進む。そして、ステップＳ　１５３０ではブレーキ
をかけ、時間τ３後ステップ１５３２でブレーキ信号を
オフして、ステップ５１５０１に戻る。そして、レジス
タνが０になってもホームポジションに戻らない場合は
ステップ５１５２０に進む。

ステップ３１５２０では低速度で後退させるため、周波
数ｆ３が出力されるようにプログラマブル発振器２１４
を設定し、ステップ５１５２１で後退信号ＲＶをオンす
る。ステップ５１５２２で走査系がホームポジションに
なるまで待ち、ステップＳ　ｌ　５２３で後退信号ＲＶ
をオフする。そして、ステップ５１５２４でブレーキ信
号ＢＲＫをオンし、ステップ５１５２５にてレジスタν
を一定回数ν２で初期化し、ステップ３１５２７，５１
５２７で、レジスタνをデクレメントしてレジスタνが
０になるまでステップ５１５２６をくりかえすようにす
る。ステップ３１５２６は走査フラグＳｆがオンになっ
たかどうかをチェックするもので、オンになったらこの
ループを脱し、ステップ５１５２９に進む。ステップ５
１５２９ではブレーキ信号ＢＲＫをオフしステップ５１
５０１に戻り以」二の制御をくりかえす。ステップ５１
５２４からステップ５１５２９までの処理は、最大ν２
で定まる時間だけブレーキをかけ、その時間内に再び走
査開始の指令がきたら、ただちに走査開始を行なうめた
のアルゴリズムの例である。

以」二のように、給紙系と原稿走査系のプログラムをそ
れぞれ独立に作成し、ＣＰＵ２１０のプログラムは、変
倍率やコピー紙サイズ等の条件により定まる時間β３．
β４．τｌおよび周波数設定値ｆ１と給紙光、即ちカセ
ットの１−下段の選択を示すフラグＵｆを設定し、コピ
一枚数をコピー残数Ｎに設定するようにする。なお給紙
系および原稿走査光学系のプログラムの先頭番地を並列
プロセッサのうちの１つづつのそれぞれのプログラムカ
ウンタに設定すれば、これらが並列処理される。そのた
めに、画先センサがオンしてから、レジストローラを回
転し始めるタイミング等、応答性が要求される制御も遅
延なく行なうことができ、ＣＰＵ２１０の負担は大幅に
減少する。

く他の実施例〉 第１５図に本発明の他の実施例のフローチャートを示す
。本チャートでは、第８図のチャートステップ５８０４
，５８１０のかわりニス７　’／ブ５２００１．５２０
０２を用イテいる。ステップ５２００１，５２００２（
７）処理ｍを実施とは、外部バス２０４を介して、ＲＯ
Ｍ２０３やＲＡＭ２０２をアクセスしなくても実行でき
るような定形処理である。するとステップ５２００１．
５８０５とステ’／プ５２００２　。

５８１１のそれぞれのペアにより、ステップ５８０２か
らステップ５８１５のｎ番目のプロセッサの処理に対し
て処理４．処理３、処理２、処理１を実行する。すなわ
ち、このようにプロセッサｎのインストラクションフェ
ッチヲ行なうときに、外部バスインターフェース４１３
を利用するタイミングを調整し、実際のインストラクシ
ョンフェッチを待ち合わせている時間に、外部バス２０
４を使用しない処理を実行し処理能力を高めることが可
能となる。

たとえば第１６図のように、ローカルアドレスＯＯＨ番
地の第２ビツト目を、カウンタ制御フラグＣＲｎを割り
あて、ローカルアドレス０３ＨＩＩ＃！！をカウンター
として割りあてる。

そして処理ｍの１つを第１７図のようなフローチャート
に従った処理として並列プロセッサコントローラに実行
させる。

ステップ５２２０１では、プロセッサｎのローカルアド
レス、のＯＯＨ番地の第２ビツトを見る。すなわちグロ
ーバルアドレスの（８０Ｈ十８Ｘｎ）番地の第２ビツト
を見て、ｌ　”ならばステップ５２２０２に進み、０゛
′ならばステップ３２２０３をへて終了する。ステップ
５２２０３はこの処理がいかなる場合も同じ時間所要す
ることを保証するための処理で、たとえばスタートから
終了まで１μｓｅｃ常にかかるようにするためのもので
ある。ステップ３２２０６．５２２０７も同様であり、
いずれの分岐を行なっても全体でたとえば１７ｔｓｅｅ
常にかかるようにするためのものである。スチップ５２
２０２は、カウンタを１つデクレメントする。このカウ
ンタはプロセッサｎの場合、グローバルアドレスの（８
０Ｈ＋８Ｘｎ＋３）番地のＲＡＭとしている。そしてス
テップ５２２０４では、デクレメントした結果が０にな
ったとき、ステップ５２２０５に進み、そうでないとき
はステップ５２２０７に推む。そしてステップ５２２０
５では、上述のＣＲｎをクリアするために、−担Ｏまで
カウンタがデクレメントされると、デクレメント動作が
終了し、カウントダウンが停止する。

以上のような制御を行なわせると、各プロセッサのプロ
グラムａではローカルアドレスの０３Ｈ番地にタイマー
初期値を代入し、続いて、ビットＣＲｎを“１°゛にセ
ットすることにより、あとはビットＣＲｎが“０”′に
なるのを監視するだけでタイマー機能が実現できる。

そしてプロセッサが８個で、１インストラクション当り
８ｐｓｅｃ固定時間の実行が行なわれる場合、６４ｇ５
ｅｃごとにタイマー機能レメントが実施ｙれる。

たとえば前述した原稿走査系のプログラムを第１８図の
ように変更できる。

すなわち第１４図のステップ５１５１６゜５１５２５に
かえて、それぞれステップ５２３０１．５２３０２とス
テップ５２３０３　。

５２３０４を用いる。ステップ５２３０１では回数ｖ１
をカウンタの初期値として設定し、ステップ５２３０２
でカウンタ走行指令用のビットＣＲをセラトコせ、６４
μｓｅｃごとにカウントダウンが開始する。同様にステ
ップ３２３０２では回数ｖ２をカウンタの初期値として
設定し、ステップ５２３０４でビットＣＲをセットする
。そしてステップ５２３０５゜５２３０６において、ピ
ッ）ＣＲがＯかどうかを判断し、Ｏでないときはビット
ＣＲをセットした次のステップに戻り、ビットＣＲが０
になるまで作業を繰り返す。

このようにすることによって、従来プログラムのステッ
プ５１５１８．５１５２８のカウンターデクレメントが
不要になる。その上、ステップ５２３０２とステップ５
２３０５の間にステップを追加しても回数Ｖ１の値を変
更する必要がなくなる。前実施例では１　ステップ５１
５１７，５１５１８，５１５１９の繰り返しの所要時間
に繰り返し回数ｖ１を乗じた時間が最大時間となるので
、この間にステップを追加し、最大時間を同じにするた
めには、回数ｖ１の値の変更が必要であった。これに対
し本実施例では、ステップには無関係にカウンタが一定
時間ごとにデクレメントされるので。

こういった考慮が不用となり、プログラム修正が容易に
なる。

さらに他の実施例について説明する。第１９図はマイク
ロコンピュータ４０１の付加内蔵する外部クロック入力
回路２４０１の例フある。

３つの立ち下がりエツジ検出回路２４０２はマイクロコ
ンピュータ４０１に付加する端子ＣＬＫ　１　、ＣＬＫ
２　、ＣＬＫ３よりそれぞれ外部クロックを入力する。

立ち下がりエツジ検出回路２４０２は、初期化信号ＣＬ
ＫＣＬＲが１になり、クリアされてから、外部クロック
の立ち下がりを検出するとＩ　ＩＩを出力し、立ち下が
りのない間は“°Ｏ゛のままとなっている。

そしてこの出力はフリップフロップ２４０３の入力に接
続される。フリップフロップ２４ｏ３は初期化信号ＣＬ
ＫＣＬＲが１になり、その時点の立ち下がりエツジ検出
回路２４０２の出力値を入力し、次の初期化信号ＣＬＫ
ＣＬＲが１になるまで保持する。データセレクタ２４０
４は選択信号ｃｓｏ、ｃｓｉの値によって、Ａ。

Ｂ、Ｃ，Ｄのいずれかの入力を選択し、信号ＣＣ０ＮＤ
として出力する。たとえば信号ｃｓｔ、ｃｓｏが００の
ときはＡが選択され信号ＣＣ０ＮＤはｌになり、信号Ｃ
５Ｉ、Ｃ３ＯがＯｌのときは、Ｂが選択され外部クロッ
ク信号ＣＬＫＩの立ち下がりがあったとき信号ＣＣ０Ｎ
Ｄはｌとなり、なかったときは０となる。

この立ち下がりエツジ検出回路２４０２とフリップフロ
ップ２４０３はたとえば第２０図のような回路で実現で
きる。この方式は同期式の例であり、マイクロコンピュ
ータの基本クロック等を利用しデータをサンプリングし
、サンプルされたデータの時系列的な立ち下がりを検出
するものである。外部クロック信号は４ビット並列出力
シフトレジスタ２５０１のシリアル入力端子ＳＩに入力
される。シフトレジスタ２５０１はシステムクロック５
ＹＳＣＬＫによって順次データをシフトする。４人力Ａ
ＮＤゲート２５０２はシフトレジスタ２５０１のシフト
された古い方の２ビツトを直接入力し、他の２人力はイ
ンバータ２５０３を介してシフトされた新しい方の２ビ
ツトが接続される。

したがってシステムクロック５ＹＳＣＬＫの連続する４
つのタイミングで外部クロックが１゜１．０．０となっ
たとき４人力ＡＮＤゲート２５０２はｌとなる。このよ
うに同じレベルが２つ連続するという条件によりチャタ
リングが防止された上での立ち下がりエツジの検出が安
定して行なわれる。そしてＪＫフリップフロップ２５０
４のＪ端子に４人力ＡＮＤゲート２５０２の出力が接続
され、クロックはシステムクロック５ＹＳＣＬＫに接続
されているので、次のタイミングでエツジ検出信号がラ
ッチされ、ＪＫフリップフロップ２５０４の出力は１と
なる。この信号は、フリッププロップ２４０３の入力と
なり、ゲートＧを一方の入力とするＡＮＤゲー）２５０
５の他方の端子と、インバータ２５０６に接続される。

もう１つのＡＮＤゲート２５０７はインバータ２５０６
の出力とゲートＧとを入力として、出力がＪＫフリップ
フロップ２５０８のに端子に接続される。また、ＡＮＤ
ゲート２５０５の出力はＪＫフリップ２５０８のＪ端子
に接続される。さらに、ＪＫフリップフロップ２５０８
のクロック端子はシステムクロック５ＹＳＣＬＫに接続
されている。立ち下がりエツジ検出回路２４０２のクリ
ア端子ＣＬはＪＫフリップフロップ２５０４のに端子に
接続されている。ここでクリア端子ＣＬとゲートＧを外
部で接続し、これに初期化信号ＣＬＫＣＬＲを印加する
。初期化信号ＣＬＫＣＬＲの印加タイミングは１回につ
き、システムクロックの１周期に同期させる。初期化信
号ＣＬＫＣＬＲを１にすることにより、４人力ＡＮＤ回
路２５ｏ２の出力が０であるとき、ＪＫフリップフロッ
プ２５０４はクリアされ、１であるときは、その時点直
前のＪＫフリップフロップ２５０４の出力が１のときク
リアされ、０のときｌにセットする。従って、初期化信
号ＣＬＫＣＬＲの印加時期によるエツジ検出のとり落と
しを防止できる。また、ゲートＧを入力とするＡＮＤゲ
ート２５０５　、２５０７　Ｌ：よって、ＪＫフリップ
フロップ２５０８を初期化信号ＣＬＫＣＬＲに同期して
、この直前のエツジ検出状態を保持し、次に初期化信号
ＣＬＫＣＬＲが１になるまでデータ保持できるようにな
る。

以上のような立ち下がりエツジ検出手段を付加したマイ
クロコンピュータにおいて、この選択信号ｃｓｏ、ｃｓ
ｔの制御および検出信号ＣＣ０ＮＤのチェックを並列プ
ロセッサコントローラ４１２で行なうようにする。この
場合のフローチャートを、第２１図に示す。すなわち、
ステップ５８１６の次にステップ５２６０１を加え、プ
ロセッサ番号ｎが１まわりするごとに、初期化信号ＣＬ
ＫＣＬＲをシステムクロックに同期して、■にして、エ
ツジ検出のＯクリアと、その直前のエツジ検出結果のラ
ッチを行なうのである。こうすることにより、次にステ
ップ５２６０１を実行するまでのプロセッサＯからプロ
セッサ７までの各処理の間、この直前のプロセッサＯか
らプロセッサ７までの処理を行なっている期間での外部
クロックの立ち下がり検出結果を選択信号ｃｓｏ、ｃｓ
ｔを制御することにより、信号ＣＣ０ＮＤを入力して、
検査することができる。

そして、第２２図のように、各プロセッサｎ用のローカ
ルエリアのＯＯＨ番地の３，４ビツト目にそれぞれ外部
クロック選択フラグＣ８Ｏｎ、Ｃ５１ｎを割りつけ、カ
ウンタデクレメントの処理を第２３図のように変更する
。すなわち、ステップ５２２０１にて、ＣＲが１のとき
ステップ５２８０１に進み、外部クロック選択フラグＣ
Ｓ　１　ｎ　、Ｃ３Ｏｎの値をそれぞれ選択信号ＣＳＩ
、ＣＳＯとして、データセレクタ２４０４に送りステッ
プ５２８０２でエツジ検出信号ＣＣ０ＮＤを読みこの値
が１ならステップ５２２０２に進みカウントダウン処理
を行ない、そうでないときはステップ３２８０３で時間
調整する。

そうすると、各プロセッサのプログラムでは、カウンタ
を単にカウントタイミンタイマーとしてだけでなく、外
部クロックのカウンタとしても利用できるようになる。

たとえば前述実施例においては原稿走査系と給紙搬送系
をそれぞれモータＭ２．モータＭｌで駆動しているが、
プログラム上では原稿走査の長さや、複写紙の移動距離
を、モータＭ２．モータＭ１の回転速度は一定に保たれ
ていると仮定して、動作時間に換算して、遅延するなり
の処理を行なっていた。これに対し、本実施例において
は、第２４図のように各モータＭｌ、Ｍ２により駆動さ
れる軸にクロック円板２９０１．２９０２をそれぞれつ
なげ、フォトインタラプタ２９０３　。

２９０４を、クロック円板２９０１．２９０２のスリッ
トの回転により、この回転速度に応じた矩形波が出力さ
れるように設置し、その出力をそれぞれ本実施例の外部
クロック入力回路２４０１を内蔵したマイクロプロセッ
サ２９００の外部クロック端子ＣＬＫＩ、ＣＬＫ２に接
続する。このようにした上で、たとえば原稿走査系の制
御プログラムにおいては、走査長に関する時間調整、カ
ウンタのカウントダウンを外部クロックＣＬＫ２によっ
て行ない、給紙系の制御プログラムにおいては、複写紙
の移動長に関する時間調整は、外部クロックＣＬＫＩに
よって、カウントダウンするカウンタを用いて行なうこ
とができ、モータＭｌ、Ｍ２の回転変動に影響されない
プログラム制御が可能となる以上説明したように、本実
施例に依ればＣＰＵとデュアルポー）ＲＡＭを介し並列
プロセッサコントローラを結合し、さらに並列プロセッ
サにそれぞれ独立のタイマー機構を備えることにより、
並列プロセッサの個々のプロセッサを、時間的な待ち合
わせを行なう間にも、一般的な処理を実行させることが
容易に実現できるようになった。

さらに、並列プロセッサの個々のプロセッサに備えられ
たタイマー機構のカウントタイミングの信号選択手段を
設けたことにより、モータの回転数等の機器動作に応じ
た周波数のパルス信号をカウントタイミングの信号選択
手段で切替えて、タイマーを動作させ、このタイミング
に応じたプログラムを並列プロセッサの個々のプロセッ
サのプログラムとして用意、実行させることができ、そ
の結果、機器動作の速度等の変更に対してもプログラム
の修正を不要にすることができるようになる。

こうして、高速応答のための技巧的なプログラミングは
不要となり、プログラムの開発が容易になり、開発コス
トを大幅に小さくできる。

尚、本実施例においては、画像形成装置として電子写真
複写機を例に説明したが、勿論ファクシミリ装置、プリ
ンタ等にも適用できる。

（効　　果） 以」−の如く本発明に依れば、並列に動作する複数の演
算制御部（並列プロセッサコントローラ）にタイマ機能
を設けることにより、タイマ動作中に他の処理を実行で
きると共にタイマの計時時間を一定に保つことができる
。

【図面の簡単な説明】

第１図は本実施例の複写機の制御回路図、第２図は本発
明を適用しうる複写機の断面図、第３図は従来の複写機
の制御回路図、第４図は従来の複写機の制御ｉｌＩプロ
グラムの一例を示す図、第５図は制御プログラムの一例
を示す図、第６図は第５図のプログラムの実行タイミン
グを示す図、第７図はＣＰＵ２１０と並列プロセッサコ
ントローラ４１２の動作関係を示す図、第８図は並列プ
ロセッサコントローラ４１２の基本動作のフローチャー
トを示す図、第９図は第２図の複写機の給紙等に関する
タイミングを示す図、第１０図は複写機の原稿走査系に
関するタイミングを示す図、第１１図は給紙等のフロー
チャートを示す図、第１２図はデュアルポートＲＡＭ４
１１のメモリマツプを示す図、第１３図はＩ１０ボート
の領域を示す図、第１４図は原稿走査系のフローチャー
トを示す図、第１５図は本発明の他の実施例のフローチ
ャートを示す図、第１６図はメモリアドレスを示す図、
第１７図は第１５図の処理ｍの詳細処理プログラムを示
す図、第１８図は他の例の原稿走査系のフローチャート
を示す図、第１９図は外部クロック入力回路の回路図、
第２０図は立下がりエツジ検出回路図、第２１図は本発
明の他の実施例のフローチャートを示す図、第２２図は
第２１図の実施例のメモリアドレスを示す図、第２３図
は第２１図の処理ｍの詳細処理プログラムを示す図、第
２４図は複写装置の制御ブロック図である。 第？３図

Claims (1)

1. 【特許請求の範囲】 画像形成を実行する複数のプロセス手段のシーケンスの
   実行タイミングを制御する制御装置において、 中央演算処理部と、当該中央演算処理部から制御可能で
   前記複数のプロセス手段を制御し並列に動作する複数の
   演算制御部とを有し、前記演算制御部に制御タイミング
   を決定する為の時間を計るタイマ機能を備えたことを特
   徴とする画像形成装置の制御装置。