JPS6236257B2 - - Google Patents
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- JPS6236257B2 JPS6236257B2 JP57222202A JP22220282A JPS6236257B2 JP S6236257 B2 JPS6236257 B2 JP S6236257B2 JP 57222202 A JP57222202 A JP 57222202A JP 22220282 A JP22220282 A JP 22220282A JP S6236257 B2 JPS6236257 B2 JP S6236257B2
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- circuit
- branch
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- cpu
- decoding
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
〔発明の技術的分野〕
本発明はコンピユータ・システムのCPUにお
けるワード解読回路を制御すること、特に制御ワ
ードの大きさを増加せずに同時に実行可能な機能
数を増加できる回路に係る。 本発明はコンピユータ・システムの動作を制御
するいくつかのフイールドを含む制御ワードを有
するコンピユータ・システムにおいて特に有用で
ある。 〔本発明の技術的背景〕 一般にコンピユータ・システムは費用および性
能に関する一定の目標によつて設計される。より
高い性能を最小限の費用増加で得ることは望まし
いが、必ずしも達成されるとは限らない。すぐれ
た性能を得るために制御記憶の大きさおよびデー
タ経路の幅は増加しうるが、それは比較的高価な
解決方法である。それに対して、追加機能を実行
するに必要な制御ワード数が増加するとコスト・
パフオーマンスは低下する。制御記憶の費用、制
御ワードを符号化するマンパワーの費用および保
守の費用によつて追加制御ワードは高価なものに
なる。ある機能を実行するのに１組の制御ワード
を実行することは、同り機能を実行するのに単一
の制御ワードを実行するのに比し、明らかに効率
および速度が低下する。 “Ａ Method of Increasing the Number of
Orders in ａ Digital Computer”、IRE
Transactions on Electronic Computers、
June1962、page416の論文で、先行技術として、
命令コードによつて指定可能な命令数を増加する
のにアドレス・フイールドのような１つのフイー
ルドからビツトを取出す技術が説明されている。
この技術は本発明と完全に異なるのみならず、前
記論文で指摘されたような不利な点、すなわち記
憶アドレスの相当な損失およびハードウエアの増
加を伴なう。 本発明は実質的に機能の損失またはハードウエ
アの増加を伴なわない。これは１つのフイールド
からのビツトが他のフイールドの大きさを増すの
に使用されないからである。というよりはむし
ろ、１つのフイールドの独立解読コードが他のフ
イールドの解読コードと一緒に使用され、複数ま
たは対の従属解読コードを指定する。従つて、両
フイールドからの独立解読コードはそのまま存在
するが、その数は減少する。しかしながら、解読
コードの合計数は増加し、従属解読コードは犠牲
になつた独立解読コードの機能を指定し、更に新
しい機能を指定することができる。 非拡張解読動作に使用される論理回路が本発明
によつて使用可能であるから、ハードウエアは実
質的には増加しない。本発明における追加要求
は、論理回路が２よりも多い入力を有することで
あり、制御ワードの解読回路が、使用されるより
も多くの入力を有する論理回路によつて実行され
ることは稀である。また、高低両レベルの解読コ
ードが使用可能であり、別個のインバータがライ
ン数を減少するため図面には示されているが必要
ではないから、本発明において要求される禁止機
能は、追加回路を必要としない。 このようにして、単一の制御ワードの実行中
に、より多くの機能が実行可能であるので、本発
明によつて性能は増大する。更に、制御ワードの
大きさが増大しないから、本発明によつて与えら
れるすぐれた性能についての費用の増加は僅かで
ある。 〔発明の概要〕 本発明の拡張制御ワードの解読回路は同時機能
の数を増加する。これらの機能は制御ワードにお
ける２以上のフイールドからのビツトの一定の組
合せから解読コードを生成することによつてコン
ピユータ・システムのCPUにおける制御ワード
の実行中に実行可能である。１つのフイールドの
一定の解読コードは独立解読コードとして犠牲に
なり、他のフイールドの解読コードを再定義する
のに使用され、前記他のフイールドの通常の解読
コードは禁止される。再定義された解読コードは
犠牲になつた独立解読コードを包含して従属解読
コードにするか、または新しい機能を指定するこ
とができる。制御ワードにおけるＡフイールドは
２nの機能を指定できる。ただし、ｎはＡフイー
ルド中のビツト数である。同様に、制御ワードに
おけるＢフイールドは２mの機能を指定できる。
ただし、ｍはＢフイールド中のビツト数である。
Ｂフイールドの解読コードの一部すなわちＸはＡ
フイールドの解読コードを再定義するのに使用さ
れる。こうして、拡張された解読コード数はＸ・
２mであり、犠牲となつた独立解読コード数はＸ
である。 拡張された解読コードは拡張前にマイクロコー
ド・プログラムで使用されたＡフイールドとＢフ
イールドのすべての対（すべての対が可能ではな
いが）を含む。従つて、本発明によるマイクロコ
ードの再書込は必要にはならない。拡張された解
読コードは制御ワードのアドレス指定を制限しな
い。拡張された解読コードは独立解読コードによ
つて指定されたもの以外のCPU機能を指定でき
る。また、本発明の拡張された解読コードはより
多くの機能を指定できるので、対のフイールドで
より少ないビツトで符号化された制御ワードに、
拡張された解読コードを有しない対のフイールド
でより多くのビツトで符号化された制御ワードと
同じ機能を実行させることができる。 ［詳細な説明］ 第３図は本発明の概略を示すものであり、後述
する他の図面に対応する部用には対応する符号を
付して便宜を図つている。 第３図において制御記憶１５内の制御ワードは
制御記憶アドレス・レジスタ（CSAR）１７のア
ドレスによつて読み出され制御記憶動作レジスタ
（CSOR）５０にセツトされる。制御ワードには
Ａブランチ・フイールドおよびＢブランチ・フイ
ールドが含まれ、それぞれＡデコーダ２００およ
びＢデコーダ３００でデコードされる。Ａデコー
ダ２００の出力はＡブランチCPU状態検査ロジ
ツク２２０、拡張ＡブランチCPU状態検査ロジ
ツク４００Ａおよび拡張ＢブランチCPU状態検
査ロジツク４００Ｂに供給される。他方Ｂデコー
ダ３００の出力のうち（２m―Ｘ）個はＢブラン
チCPU状態検査ロジツク３２０に供給され、他
のＸ個の出力は拡張ＡブランチCPU状態検査ロ
ジツク４００Ａ、拡張ＢブランチCPU状態検査
ロジツク４００ＢおよびＡブランチCPU状態検
査ロジツク２２０に供給される。 Ｂデコーダ３００の出力が上述の（２m―Ｘ）
個の出力であるときは、通常ＡブランチCPU状
態および通常ＢブランチCPU状態がそれぞれＡ
ブランチCPU状態検査ロジツク２２０およびＢ
ブランチCPU状態検査ロジツク３２０で検査さ
れて、CSAR１７の次アドレスの所定ビツトが条
件付けられる。 Ｂデコーダ３００の出力が他のＸ個の出力であ
るときには、拡張ＡブランチCPU状態および拡
張ＢブランチCPU状態がそれぞれ拡張Ａブラン
チCPU状態検査ロジツク４００Ａおよび拡張Ｂ
ブランチCPU状態検査ロジツク４００Ｂで検査
される。拡張Ａ，ＢブランチCPU状態検査ロジ
ツク４００Ａ、４００ＢにはＸ個のＢデコード出
力、２m個のデコード出力が入力されるのでＸ・
２m個のデコードを得ることができる。そしてこ
のデコードに応じて多数のCPU状態を検査する
ことができる。この場合にもCSAR１７の次アド
レスの所定のビツトを条件付けすることはもちろ
んである。なお、この場合に、ＡブランチCPU
状態検査ロジツク２２０には上述Ｘ個のデコード
出力が禁止入力として供給される。 つぎにより詳細な実施例に沿つて本発明を説明
しよう。 第１ａ乃至第１ｃ図に本発明が示されている。
本発明は米国特許第4266272号で示されているコ
ンピユータ・システムを変更し、このコンピユー
タ・システムの本発明に関連ある要素のみが、こ
れらの図面に示されている。 前記米国特許第4266272号のコンピユータ・シ
ステムには、制御記憶１５（第１ａ図）から取出
され、制御記憶動作レジスタ（以下、CSORとい
う）５０に入れられる制御ワードすなわちマイク
ロ命令を実行するマイクロプロセツサが含まれ
る。制御記憶１５は制御記憶アドレス・レジスタ
（以下、CSARとうう）１７（第1b図）に含まれ
たアドレスによつてアドレス指定される。マイク
ロプロセツサ・サイクルはCSOR５０における制
御ワードを実行し、実行される次ワードを制御記
憶１５から取出すことから成る。次に実行される
制御ワードのアドレスを生成する間に、マイクロ
プロセツサは一定のCPU状態を検査し、一定の
次アドレス・ビツトを条件付でセツトアツプする
能力を有する。簡略化のため、前記米国特許第
4266272号の次アドレス・デコード・ロジツクは
図示されず、条件付でセツトアツプされる一定の
次アドレス・ビツト、すなわち第１ｂ図でビツト
１１，１２および１３は直接にCSAR１７に加え
られている。条件付でセツトアツプされた次アド
レス・ビツトがCSAR１７に次アドレス・デコー
ド・ロジツク（図示せず）を介して加えられる
か、または直接に加えられるかは表現のみの問題
であつて、本発明の範囲には影響しない。 また、CSOR５０は通常は１制御ワードのみを
記憶するものとみなされるが、本発明を示す図面
を簡略化し図面数を少なくするため、タイプの異
なる３制御ワードがCSOR５０（第１ａ図）に示
される。更に、制御記憶１５の読取動作を実行す
るための回路および制御ワードをCSOR５０にロ
ードし、アドレスをCSAR１７にロードすること
を制御するための回路も図示されないが、これら
の動作のための回路は前記米国特許第4266272号
に示されている回路と同じである。 次アドレス生成ロジツク（図示せず）は一般に
CSAR１７におけるビツト０〜７の状態を変更し
ない。CSAR１７のビツト８〜11は一般にCSOR
５０における制御ワードの４ビツトの次アドレ
ス・フイールドから取出される。一定の拡張並列
ブランチでは、タイプ１制御ワードに関連して後
で示されるように、CSAR１７のビツト１１は条
件付でセツトされている。タイプ３制御ワードは
CSAR１７のビツト１０〜１３を条件付でセツト
できる。CSAR１７のビツト１２および１３は
CSOR５０における制御ワードのＡブランチ・フ
イールドおよびＢブランチ・フイールドによつて
指定された一定のCPU状態の検査結果によつて
セツトされる。 本発明以前におけるタイプ１制御ワードは対ま
たは複数のＡブランチ／Ｂブランチ、またはＡブ
ランチ・ビツトおよびＢブランチ・フイールドを
用いる他のCPU機能を指定することが不可能で
あつた。本発明においては、タイプ１制御ワード
が解読されると、フオーマツト・デコーダ１２０
（第１ｃ図）は、制御ワードがタイプ１制御ワー
ドであり、Ａブランチの単一ビツトとともにＢブ
ランチ・フイールドのみを有することを決定す
る。フオーマツト・デコーダ１２０はＡデコーダ
２００（第１ｃ図）およびＢデコーダ３００（第
１ｂ図）に信号を与える。タイプ１制御ワードを
解読するフオーマツト・デコーダ１２０のAND
回路（第２ｃ図）はOR回路１２９（第２ｃ図）
に入力を与え、OR回路１２９の出力はＢデコー
ダ３００のAND回路３１０（第２ｃ図）に調整
入力として加えられる。また、AND回路３１０
はタイプ１制御ワードのＢブランチ・フイールド
に対応するCSOR５０のビツト位置から入力を受
取る。AND回路３１０のすべてが同数の入力を
受取るが、AND回路３１０における最初のAND
回路では調整入力を除く入力のすべてが入力ライ
ンのくさび型で示すように反転される。AND回
路３１０における次のAND回路では、調整入力
と最初のAND回路で入力ラインにくさび型を持
つていた入力の１つとを除く入力のすべてが反転
される。すなわち、AND回路３１０への入力の
反転の有無によつて、これらのAND回路がイネ
ーブルされ、入力の組合せが解読される。 AND回路３１０の出力は第１表におけるＢブ
ランチ・コードによつて説明されるAND回路の
いくつかのグループに入力される。Ｂブランチ・
コード０〜４に対して、Ｂデコーダ３００の対応
するAND回路３１０の出力はOR回路２１９（第
２ｂ図）を介してAND回路２２１（第２ｂ図）
に入力する。AND回路２２１にはCSORビツト１
２（強制されたＡブランチ＝１）も入力される。
AND回路２２１の出力はOR回路２５０（第２ｄ
図）に入力し、OR回路２５０の出力（Ａブラン
チ・ビツト）はCSAR１７のビツト１２の入力と
なる。このように、本発明以前のタイプ１制御ワ
ードと同じように、AND回路２２１は制御ワー
ドのビツト１２（Ａブランチ）の状態をCSAR１
７のビツト１２に入力するが、CPU状態を検査
または指定しない。制限されたＢブランチCPU
状態１はＢフイールド解読コードによつて検査さ
れ、AND回路３２５に入力される。AND回路３
２５（第２ｄ図）はまたＢデコーダ３００のの
AND回路３１０の出力を受取る。AND回路３２
５の出力はOR回路３５０（第２ｄ図）に入力さ
れ、OR回路３５０の出力（Ｂブランチ・ビツ
ト）はCSAR１７のビツト１３の入力となる。
けるワード解読回路を制御すること、特に制御ワ
ードの大きさを増加せずに同時に実行可能な機能
数を増加できる回路に係る。 本発明はコンピユータ・システムの動作を制御
するいくつかのフイールドを含む制御ワードを有
するコンピユータ・システムにおいて特に有用で
ある。 〔本発明の技術的背景〕 一般にコンピユータ・システムは費用および性
能に関する一定の目標によつて設計される。より
高い性能を最小限の費用増加で得ることは望まし
いが、必ずしも達成されるとは限らない。すぐれ
た性能を得るために制御記憶の大きさおよびデー
タ経路の幅は増加しうるが、それは比較的高価な
解決方法である。それに対して、追加機能を実行
するに必要な制御ワード数が増加するとコスト・
パフオーマンスは低下する。制御記憶の費用、制
御ワードを符号化するマンパワーの費用および保
守の費用によつて追加制御ワードは高価なものに
なる。ある機能を実行するのに１組の制御ワード
を実行することは、同り機能を実行するのに単一
の制御ワードを実行するのに比し、明らかに効率
および速度が低下する。 “Ａ Method of Increasing the Number of
Orders in ａ Digital Computer”、IRE
Transactions on Electronic Computers、
June1962、page416の論文で、先行技術として、
命令コードによつて指定可能な命令数を増加する
のにアドレス・フイールドのような１つのフイー
ルドからビツトを取出す技術が説明されている。
この技術は本発明と完全に異なるのみならず、前
記論文で指摘されたような不利な点、すなわち記
憶アドレスの相当な損失およびハードウエアの増
加を伴なう。 本発明は実質的に機能の損失またはハードウエ
アの増加を伴なわない。これは１つのフイールド
からのビツトが他のフイールドの大きさを増すの
に使用されないからである。というよりはむし
ろ、１つのフイールドの独立解読コードが他のフ
イールドの解読コードと一緒に使用され、複数ま
たは対の従属解読コードを指定する。従つて、両
フイールドからの独立解読コードはそのまま存在
するが、その数は減少する。しかしながら、解読
コードの合計数は増加し、従属解読コードは犠牲
になつた独立解読コードの機能を指定し、更に新
しい機能を指定することができる。 非拡張解読動作に使用される論理回路が本発明
によつて使用可能であるから、ハードウエアは実
質的には増加しない。本発明における追加要求
は、論理回路が２よりも多い入力を有することで
あり、制御ワードの解読回路が、使用されるより
も多くの入力を有する論理回路によつて実行され
ることは稀である。また、高低両レベルの解読コ
ードが使用可能であり、別個のインバータがライ
ン数を減少するため図面には示されているが必要
ではないから、本発明において要求される禁止機
能は、追加回路を必要としない。 このようにして、単一の制御ワードの実行中
に、より多くの機能が実行可能であるので、本発
明によつて性能は増大する。更に、制御ワードの
大きさが増大しないから、本発明によつて与えら
れるすぐれた性能についての費用の増加は僅かで
ある。 〔発明の概要〕 本発明の拡張制御ワードの解読回路は同時機能
の数を増加する。これらの機能は制御ワードにお
ける２以上のフイールドからのビツトの一定の組
合せから解読コードを生成することによつてコン
ピユータ・システムのCPUにおける制御ワード
の実行中に実行可能である。１つのフイールドの
一定の解読コードは独立解読コードとして犠牲に
なり、他のフイールドの解読コードを再定義する
のに使用され、前記他のフイールドの通常の解読
コードは禁止される。再定義された解読コードは
犠牲になつた独立解読コードを包含して従属解読
コードにするか、または新しい機能を指定するこ
とができる。制御ワードにおけるＡフイールドは
２nの機能を指定できる。ただし、ｎはＡフイー
ルド中のビツト数である。同様に、制御ワードに
おけるＢフイールドは２mの機能を指定できる。
ただし、ｍはＢフイールド中のビツト数である。
Ｂフイールドの解読コードの一部すなわちＸはＡ
フイールドの解読コードを再定義するのに使用さ
れる。こうして、拡張された解読コード数はＸ・
２mであり、犠牲となつた独立解読コード数はＸ
である。 拡張された解読コードは拡張前にマイクロコー
ド・プログラムで使用されたＡフイールドとＢフ
イールドのすべての対（すべての対が可能ではな
いが）を含む。従つて、本発明によるマイクロコ
ードの再書込は必要にはならない。拡張された解
読コードは制御ワードのアドレス指定を制限しな
い。拡張された解読コードは独立解読コードによ
つて指定されたもの以外のCPU機能を指定でき
る。また、本発明の拡張された解読コードはより
多くの機能を指定できるので、対のフイールドで
より少ないビツトで符号化された制御ワードに、
拡張された解読コードを有しない対のフイールド
でより多くのビツトで符号化された制御ワードと
同じ機能を実行させることができる。 ［詳細な説明］ 第３図は本発明の概略を示すものであり、後述
する他の図面に対応する部用には対応する符号を
付して便宜を図つている。 第３図において制御記憶１５内の制御ワードは
制御記憶アドレス・レジスタ（CSAR）１７のア
ドレスによつて読み出され制御記憶動作レジスタ
（CSOR）５０にセツトされる。制御ワードには
Ａブランチ・フイールドおよびＢブランチ・フイ
ールドが含まれ、それぞれＡデコーダ２００およ
びＢデコーダ３００でデコードされる。Ａデコー
ダ２００の出力はＡブランチCPU状態検査ロジ
ツク２２０、拡張ＡブランチCPU状態検査ロジ
ツク４００Ａおよび拡張ＢブランチCPU状態検
査ロジツク４００Ｂに供給される。他方Ｂデコー
ダ３００の出力のうち（２m―Ｘ）個はＢブラン
チCPU状態検査ロジツク３２０に供給され、他
のＸ個の出力は拡張ＡブランチCPU状態検査ロ
ジツク４００Ａ、拡張ＢブランチCPU状態検査
ロジツク４００ＢおよびＡブランチCPU状態検
査ロジツク２２０に供給される。 Ｂデコーダ３００の出力が上述の（２m―Ｘ）
個の出力であるときは、通常ＡブランチCPU状
態および通常ＢブランチCPU状態がそれぞれＡ
ブランチCPU状態検査ロジツク２２０およびＢ
ブランチCPU状態検査ロジツク３２０で検査さ
れて、CSAR１７の次アドレスの所定ビツトが条
件付けられる。 Ｂデコーダ３００の出力が他のＸ個の出力であ
るときには、拡張ＡブランチCPU状態および拡
張ＢブランチCPU状態がそれぞれ拡張Ａブラン
チCPU状態検査ロジツク４００Ａおよび拡張Ｂ
ブランチCPU状態検査ロジツク４００Ｂで検査
される。拡張Ａ，ＢブランチCPU状態検査ロジ
ツク４００Ａ、４００ＢにはＸ個のＢデコード出
力、２m個のデコード出力が入力されるのでＸ・
２m個のデコードを得ることができる。そしてこ
のデコードに応じて多数のCPU状態を検査する
ことができる。この場合にもCSAR１７の次アド
レスの所定のビツトを条件付けすることはもちろ
んである。なお、この場合に、ＡブランチCPU
状態検査ロジツク２２０には上述Ｘ個のデコード
出力が禁止入力として供給される。 つぎにより詳細な実施例に沿つて本発明を説明
しよう。 第１ａ乃至第１ｃ図に本発明が示されている。
本発明は米国特許第4266272号で示されているコ
ンピユータ・システムを変更し、このコンピユー
タ・システムの本発明に関連ある要素のみが、こ
れらの図面に示されている。 前記米国特許第4266272号のコンピユータ・シ
ステムには、制御記憶１５（第１ａ図）から取出
され、制御記憶動作レジスタ（以下、CSORとい
う）５０に入れられる制御ワードすなわちマイク
ロ命令を実行するマイクロプロセツサが含まれ
る。制御記憶１５は制御記憶アドレス・レジスタ
（以下、CSARとうう）１７（第1b図）に含まれ
たアドレスによつてアドレス指定される。マイク
ロプロセツサ・サイクルはCSOR５０における制
御ワードを実行し、実行される次ワードを制御記
憶１５から取出すことから成る。次に実行される
制御ワードのアドレスを生成する間に、マイクロ
プロセツサは一定のCPU状態を検査し、一定の
次アドレス・ビツトを条件付でセツトアツプする
能力を有する。簡略化のため、前記米国特許第
4266272号の次アドレス・デコード・ロジツクは
図示されず、条件付でセツトアツプされる一定の
次アドレス・ビツト、すなわち第１ｂ図でビツト
１１，１２および１３は直接にCSAR１７に加え
られている。条件付でセツトアツプされた次アド
レス・ビツトがCSAR１７に次アドレス・デコー
ド・ロジツク（図示せず）を介して加えられる
か、または直接に加えられるかは表現のみの問題
であつて、本発明の範囲には影響しない。 また、CSOR５０は通常は１制御ワードのみを
記憶するものとみなされるが、本発明を示す図面
を簡略化し図面数を少なくするため、タイプの異
なる３制御ワードがCSOR５０（第１ａ図）に示
される。更に、制御記憶１５の読取動作を実行す
るための回路および制御ワードをCSOR５０にロ
ードし、アドレスをCSAR１７にロードすること
を制御するための回路も図示されないが、これら
の動作のための回路は前記米国特許第4266272号
に示されている回路と同じである。 次アドレス生成ロジツク（図示せず）は一般に
CSAR１７におけるビツト０〜７の状態を変更し
ない。CSAR１７のビツト８〜11は一般にCSOR
５０における制御ワードの４ビツトの次アドレ
ス・フイールドから取出される。一定の拡張並列
ブランチでは、タイプ１制御ワードに関連して後
で示されるように、CSAR１７のビツト１１は条
件付でセツトされている。タイプ３制御ワードは
CSAR１７のビツト１０〜１３を条件付でセツト
できる。CSAR１７のビツト１２および１３は
CSOR５０における制御ワードのＡブランチ・フ
イールドおよびＢブランチ・フイールドによつて
指定された一定のCPU状態の検査結果によつて
セツトされる。 本発明以前におけるタイプ１制御ワードは対ま
たは複数のＡブランチ／Ｂブランチ、またはＡブ
ランチ・ビツトおよびＢブランチ・フイールドを
用いる他のCPU機能を指定することが不可能で
あつた。本発明においては、タイプ１制御ワード
が解読されると、フオーマツト・デコーダ１２０
（第１ｃ図）は、制御ワードがタイプ１制御ワー
ドであり、Ａブランチの単一ビツトとともにＢブ
ランチ・フイールドのみを有することを決定す
る。フオーマツト・デコーダ１２０はＡデコーダ
２００（第１ｃ図）およびＢデコーダ３００（第
１ｂ図）に信号を与える。タイプ１制御ワードを
解読するフオーマツト・デコーダ１２０のAND
回路（第２ｃ図）はOR回路１２９（第２ｃ図）
に入力を与え、OR回路１２９の出力はＢデコー
ダ３００のAND回路３１０（第２ｃ図）に調整
入力として加えられる。また、AND回路３１０
はタイプ１制御ワードのＢブランチ・フイールド
に対応するCSOR５０のビツト位置から入力を受
取る。AND回路３１０のすべてが同数の入力を
受取るが、AND回路３１０における最初のAND
回路では調整入力を除く入力のすべてが入力ライ
ンのくさび型で示すように反転される。AND回
路３１０における次のAND回路では、調整入力
と最初のAND回路で入力ラインにくさび型を持
つていた入力の１つとを除く入力のすべてが反転
される。すなわち、AND回路３１０への入力の
反転の有無によつて、これらのAND回路がイネ
ーブルされ、入力の組合せが解読される。 AND回路３１０の出力は第１表におけるＢブ
ランチ・コードによつて説明されるAND回路の
いくつかのグループに入力される。Ｂブランチ・
コード０〜４に対して、Ｂデコーダ３００の対応
するAND回路３１０の出力はOR回路２１９（第
２ｂ図）を介してAND回路２２１（第２ｂ図）
に入力する。AND回路２２１にはCSORビツト１
２（強制されたＡブランチ＝１）も入力される。
AND回路２２１の出力はOR回路２５０（第２ｄ
図）に入力し、OR回路２５０の出力（Ａブラン
チ・ビツト）はCSAR１７のビツト１２の入力と
なる。このように、本発明以前のタイプ１制御ワ
ードと同じように、AND回路２２１は制御ワー
ドのビツト１２（Ａブランチ）の状態をCSAR１
７のビツト１２に入力するが、CPU状態を検査
または指定しない。制限されたＢブランチCPU
状態１はＢフイールド解読コードによつて検査さ
れ、AND回路３２５に入力される。AND回路３
２５（第２ｄ図）はまたＢデコーダ３００のの
AND回路３１０の出力を受取る。AND回路３２
５の出力はOR回路３５０（第２ｄ図）に入力さ
れ、OR回路３５０の出力（Ｂブランチ・ビツ
ト）はCSAR１７のビツト１３の入力となる。
【表】
タイプ１制御ワードのＢブランチ・コード５〜
７に対しては、Ｂデコーダ３００の対応する
AND回路３１０の出力は、AND回路２２５（第
２ｂ図）ならびに対応するAND回路３２５に入
力する。AND回路２２５はタイプ１制御ワード
の制限されたＡブランチCPU状態１を検査し、
AND回路３２５は同じく制限されたＢブランチ
CPU状態１を検査する。この構成によつて、２
つの状態が同時に検査される。すなわち、AND
回路２２５の１つから出力するＡブランチ・ビツ
トはOR回路２５０を介して、Ａブランチ・フイ
ールドが存在しない場合でも、CPU状態の検査
結果を指定し、AND回路３２５の１つから出力
するＢブランチ・ビツトはOR回路３５０を介し
て他のCPU状態の検査結果を表示する。 Ｂブランチ・コード８〜Ａ（16進）に対して
は、複数すなわち３つのCPU状態が同時に検査
できる。Ｂデコーダ３００のAND回路３１０の
対応する出力は、AND回路２２５および３２５
に入力するのに加えて、AND回路４１０（第２
ｂ図）にも入力し、制限されたＣブランチCPU
状態を検査する。AND回路４１０の出力はOR回
路４５０に入力し、OR回路４５０の出力（Ｃブ
ランチ・ビツト）はCSAR１７のビツト１１の入
力となる。 本発明以前の構成における他のCPU機能はタ
イプ１制御ワードのＢブランチ・コードＢ〜Ｆ
（16進）によつて指定できる。また、AND回路３
１０の対応する出力はＢ〜ＦのＢブランチ・コー
ドに対する他のCPU機能を指定する信号を直接
与える。拡張CPU制御機能は動作終了、条件コ
ード（CC）設定、リターン・ルーチン、および
リターン・リンクのような機能を含む。このよう
に、本発明は対応する制限されたＡブランチを伴
なわない制限されたＢブランチと、本発明以前の
構成における他のCPU機能とを保持し、更に同
じタイプの制御ワードで、拡張制御ワード・フイ
ールドの解読によつてブランチの対を与え、また
は試験される複数のCPU状態をイネーブルす
る。 タイプ２およびタイプ３制御ワードはそれぞ
れ、ＡブランチおよびＢブランチ・フイールドを
含む。タイプ３制御ワードにおいては、Ｂブラン
チ・フイールドは１追加ビツトを有する。第２表
に示すように、一定のＢブランチ・コード、すな
わちＤ，ＥおよびＦはＡブランチ／Ｂブランチの
対を生成することによつて拡張機能を指定する。
タイプ２およびタイプ３制御ワードはフオーマツ
ト・デコーダ１２０のAND回路１２１（第２Ｃ
図）によつて識別される。タイプ２およびタイプ
３制御ワードを識別するAND回路１２１の出力
はOR回路１３０（第２Ｃ図）に入力し、OR回路
１３０の出力はＢデコーダ３００のAND回路３
１５および３１６（第２Ｃ図）に入力する。
AND回路３１５および３１６はまたCSOR５０の
タイプ２およびタイプ３制御ワードのＢフイール
ドに対応するビツト位置からの出力を受取る。
AND回路３１５および３１６の入力はＢフイー
ルドの解読を行なうのに適切な、AND３１０の
場合と非常によく似た方法でくさび形（反転を示
す）を付されたラインで示されているが、AND
回路３１５は解読コード１〜（２m―Ｘ）を含
み、AND回路３１６は解読コード（２m―Ｘ＋
１）〜２mを含む。AND回路３１５の出力はAND
回路３２０（第２ｄ図）に入力してCPU状態
（通常のＢブランチCPU状態１）を検査する。
AND回路３１６の出力はAND回路３３１および
３３２に入力して拡張ＢブランチCPU状態を検
査すると同時に、AND回路２３１および２３２
に入力して拡張ＡブランチCPU状態を検査す
る。
７に対しては、Ｂデコーダ３００の対応する
AND回路３１０の出力は、AND回路２２５（第
２ｂ図）ならびに対応するAND回路３２５に入
力する。AND回路２２５はタイプ１制御ワード
の制限されたＡブランチCPU状態１を検査し、
AND回路３２５は同じく制限されたＢブランチ
CPU状態１を検査する。この構成によつて、２
つの状態が同時に検査される。すなわち、AND
回路２２５の１つから出力するＡブランチ・ビツ
トはOR回路２５０を介して、Ａブランチ・フイ
ールドが存在しない場合でも、CPU状態の検査
結果を指定し、AND回路３２５の１つから出力
するＢブランチ・ビツトはOR回路３５０を介し
て他のCPU状態の検査結果を表示する。 Ｂブランチ・コード８〜Ａ（16進）に対して
は、複数すなわち３つのCPU状態が同時に検査
できる。Ｂデコーダ３００のAND回路３１０の
対応する出力は、AND回路２２５および３２５
に入力するのに加えて、AND回路４１０（第２
ｂ図）にも入力し、制限されたＣブランチCPU
状態を検査する。AND回路４１０の出力はOR回
路４５０に入力し、OR回路４５０の出力（Ｃブ
ランチ・ビツト）はCSAR１７のビツト１１の入
力となる。 本発明以前の構成における他のCPU機能はタ
イプ１制御ワードのＢブランチ・コードＢ〜Ｆ
（16進）によつて指定できる。また、AND回路３
１０の対応する出力はＢ〜ＦのＢブランチ・コー
ドに対する他のCPU機能を指定する信号を直接
与える。拡張CPU制御機能は動作終了、条件コ
ード（CC）設定、リターン・ルーチン、および
リターン・リンクのような機能を含む。このよう
に、本発明は対応する制限されたＡブランチを伴
なわない制限されたＢブランチと、本発明以前の
構成における他のCPU機能とを保持し、更に同
じタイプの制御ワードで、拡張制御ワード・フイ
ールドの解読によつてブランチの対を与え、また
は試験される複数のCPU状態をイネーブルす
る。 タイプ２およびタイプ３制御ワードはそれぞ
れ、ＡブランチおよびＢブランチ・フイールドを
含む。タイプ３制御ワードにおいては、Ｂブラン
チ・フイールドは１追加ビツトを有する。第２表
に示すように、一定のＢブランチ・コード、すな
わちＤ，ＥおよびＦはＡブランチ／Ｂブランチの
対を生成することによつて拡張機能を指定する。
タイプ２およびタイプ３制御ワードはフオーマツ
ト・デコーダ１２０のAND回路１２１（第２Ｃ
図）によつて識別される。タイプ２およびタイプ
３制御ワードを識別するAND回路１２１の出力
はOR回路１３０（第２Ｃ図）に入力し、OR回路
１３０の出力はＢデコーダ３００のAND回路３
１５および３１６（第２Ｃ図）に入力する。
AND回路３１５および３１６はまたCSOR５０の
タイプ２およびタイプ３制御ワードのＢフイール
ドに対応するビツト位置からの出力を受取る。
AND回路３１５および３１６の入力はＢフイー
ルドの解読を行なうのに適切な、AND３１０の
場合と非常によく似た方法でくさび形（反転を示
す）を付されたラインで示されているが、AND
回路３１５は解読コード１〜（２m―Ｘ）を含
み、AND回路３１６は解読コード（２m―Ｘ＋
１）〜２mを含む。AND回路３１５の出力はAND
回路３２０（第２ｄ図）に入力してCPU状態
（通常のＢブランチCPU状態１）を検査する。
AND回路３１６の出力はAND回路３３１および
３３２に入力して拡張ＢブランチCPU状態を検
査すると同時に、AND回路２３１および２３２
に入力して拡張ＡブランチCPU状態を検査す
る。
【表】
【表】
タイプ２およびタイプ３制御ワードのＡフイー
ルドに対応するCSOR５０のビツト位置の出力
（第３表関連）はAND回路２１５（第２Ｃ図）に
入力する。AND回路２１５への入力はＡフイー
ルドの解読を行なうのに適切なくさび形（反転を
示す）を有する。Ａフイールドを解読するAND
回路２１５の出力はAND回路３３１および３３
２ならびにAND回路２３１および２３２に送ら
れて再定義される。AND回路２１５の出力の多
重定義を行なうため、AND回路３１６の出力は
NOT回路３１７（第２ｄ図）に送られ、AND回
路３１６に出力があるときはAND回路２３０は
禁止され、それによつて通常のＡブランチCPU
状態の検査は行なわれない。Ａフイールドの解読
コードがAND回路２３０の１つを満足し、かつ
AND回路３１６からの出力がないときに、タイ
プ２および３制御ワードにおける通常のＡブラン
チCPU状態の検査がAND回路２３０によつて実
行される。
ルドに対応するCSOR５０のビツト位置の出力
（第３表関連）はAND回路２１５（第２Ｃ図）に
入力する。AND回路２１５への入力はＡフイー
ルドの解読を行なうのに適切なくさび形（反転を
示す）を有する。Ａフイールドを解読するAND
回路２１５の出力はAND回路３３１および３３
２ならびにAND回路２３１および２３２に送ら
れて再定義される。AND回路２１５の出力の多
重定義を行なうため、AND回路３１６の出力は
NOT回路３１７（第２ｄ図）に送られ、AND回
路３１６に出力があるときはAND回路２３０は
禁止され、それによつて通常のＡブランチCPU
状態の検査は行なわれない。Ａフイールドの解読
コードがAND回路２３０の１つを満足し、かつ
AND回路３１６からの出力がないときに、タイ
プ２および３制御ワードにおける通常のＡブラン
チCPU状態の検査がAND回路２３０によつて実
行される。
【表】
前述で明らかなように、AND回路２１５は
AND回路２３０に入力を供給し、通常のＡブラ
ンチCPU状態を検査する。通常のＢブランチ
CPU状態は、Ｂデコーダ３００のAND回路３１
５によつて制御されるAND回路３２０によつて
検査される。Ｂデコーダ３００のAND回路３１
６からの入力によつてＡブランチとＢブランチの
対の拡張機能が検査される。 AND回路２３１，２３２，３３１および３３
２の機能の集合は第１ｃ図拡張Ｂブランチ・Ａブ
ランチCPU状態検査ロジツク４００で示され
る。図面を簡略化するためAND回路２３１，３
３１およびAND回路２３２および３３２は２組
のみが示されているが、希望する拡張符号化、す
なわち第４、５および６表を得るためにAND回
路２１５の出力を再定義するのに必要な組数の
AND回路があることに注意されたい。 強制、制限および通常のＡブランチCPU状態
を検査するAND回路２２１，２２５および２３
０と、拡張Ａブランチ状態を検査するAND回路
２３１および２３２の出力はOR回路２５０に送
られる。通常、制限および拡張ＢブランチCPU
状態を検査するAND回路３２０，３２５，３３
１および３３２の出力はOR回路３５０に送られ
る。OR回路２５０および３５０の出力はそれぞ
れCSAR１７のビツト１２および１３に送られ
る。 ブランチの対に加えて、本発明によつて、
AND回路３１６の出力をAND回路４１１および
４１２（第２ｂ図）の入力に加えることによつて
多重CPU状態を検査する拡張解読が行なわれ、
拡張ＣブランチCPU状態が検査される。AND回
路４１１および４１２の出力はOR回路４５０に
送られ、OR回路４５０の出力はCSAR１７のビ
ツト１１の入力となる。この構成によつて、OR
回路４５０からの出力と同時にOR回路２５０お
よび３５０からの出力もあるから、多重CPU状
態が同時に検査できる。図面の簡略化のため、
AND回路４１１および４１２は２組のみが示さ
れているが、前に説明したように、多重CPU状
態を検査するAND回路２１５の出力を再定義す
るのに必要な組数のAND回路があることに注意
されたい。 また、CSAR１７のビツト１１はCSOR５０の
制御ワードの次アドレス・フイールドからもセツ
トできる。CSOR５０のビツト１１の内容はAND
回路４２５（第２ｂ図）の入力に送られる。
AND回路４２５はまた、Ｂデコーダ３００の
AND回路３１６の出力の一部に接続されている
NOT回路４２０の出力を受け取る。従つて、
AND回路３１６の一部が出力していないとき、
NOT回路４２０はCSOR５０からのビツト１１
をCSAR１７に送るようにAND回路４２５を制御
する。タイプ２およびタイプ３制御ワードに対し
て検査された各種の拡張ＣブランチCPU状態は
第４乃至６表に示されている。OR回路２５０お
よび３５０からのＡおよびＢブランチ・ビツトと
並列に、またはそれに代つてイネーブルされるオ
プシヨンの拡張CPU機能は第７表に示されてい
る。第７表のこれらの拡張機能はタイプ３制御ワ
ードにおいてのみ使用可能で、AND回路５００
の出力によつてイネーブルされる。 これまでの説明によつて分るように本発明は、
他のフイールドの解読コードを再定義し、この他
のフイールドの通常の解読コードを禁止するた
め、１つのフイールドの独立解読コードを犠牲に
することによつて制御ワード実行中に実行可能な
同時機能を増加する。再定義された解読コードは
従属解読コードとなる犠牲にされた独立解読コー
ドのいくつかを含み、更に新しい機能を指定する
ことができる。また、本発明以前は５ビツトＢブ
ランチ・フイールドを有する制御ワードにおいて
のみ使用可能であつたある機能は、本発明におい
ては、４ビツトＢブランチ・フイールドおよび単
一ビツトのＡブランチのみを有する制御ワードの
外に４ビツトＢブランチ・フイールドを有する制
御ワードによつて実行可能である。これは、未使
用の拡張解読コードが予備として残されているか
ら、将来における拡張を可能にする。このよう
に、本発明は一定の独立解読コードを犠牲にする
が、これらの犠牲にされた独立解読コードによつ
て指定された機能は保持され、拡張機能が生み出
される。
AND回路２３０に入力を供給し、通常のＡブラ
ンチCPU状態を検査する。通常のＢブランチ
CPU状態は、Ｂデコーダ３００のAND回路３１
５によつて制御されるAND回路３２０によつて
検査される。Ｂデコーダ３００のAND回路３１
６からの入力によつてＡブランチとＢブランチの
対の拡張機能が検査される。 AND回路２３１，２３２，３３１および３３
２の機能の集合は第１ｃ図拡張Ｂブランチ・Ａブ
ランチCPU状態検査ロジツク４００で示され
る。図面を簡略化するためAND回路２３１，３
３１およびAND回路２３２および３３２は２組
のみが示されているが、希望する拡張符号化、す
なわち第４、５および６表を得るためにAND回
路２１５の出力を再定義するのに必要な組数の
AND回路があることに注意されたい。 強制、制限および通常のＡブランチCPU状態
を検査するAND回路２２１，２２５および２３
０と、拡張Ａブランチ状態を検査するAND回路
２３１および２３２の出力はOR回路２５０に送
られる。通常、制限および拡張ＢブランチCPU
状態を検査するAND回路３２０，３２５，３３
１および３３２の出力はOR回路３５０に送られ
る。OR回路２５０および３５０の出力はそれぞ
れCSAR１７のビツト１２および１３に送られ
る。 ブランチの対に加えて、本発明によつて、
AND回路３１６の出力をAND回路４１１および
４１２（第２ｂ図）の入力に加えることによつて
多重CPU状態を検査する拡張解読が行なわれ、
拡張ＣブランチCPU状態が検査される。AND回
路４１１および４１２の出力はOR回路４５０に
送られ、OR回路４５０の出力はCSAR１７のビ
ツト１１の入力となる。この構成によつて、OR
回路４５０からの出力と同時にOR回路２５０お
よび３５０からの出力もあるから、多重CPU状
態が同時に検査できる。図面の簡略化のため、
AND回路４１１および４１２は２組のみが示さ
れているが、前に説明したように、多重CPU状
態を検査するAND回路２１５の出力を再定義す
るのに必要な組数のAND回路があることに注意
されたい。 また、CSAR１７のビツト１１はCSOR５０の
制御ワードの次アドレス・フイールドからもセツ
トできる。CSOR５０のビツト１１の内容はAND
回路４２５（第２ｂ図）の入力に送られる。
AND回路４２５はまた、Ｂデコーダ３００の
AND回路３１６の出力の一部に接続されている
NOT回路４２０の出力を受け取る。従つて、
AND回路３１６の一部が出力していないとき、
NOT回路４２０はCSOR５０からのビツト１１
をCSAR１７に送るようにAND回路４２５を制御
する。タイプ２およびタイプ３制御ワードに対し
て検査された各種の拡張ＣブランチCPU状態は
第４乃至６表に示されている。OR回路２５０お
よび３５０からのＡおよびＢブランチ・ビツトと
並列に、またはそれに代つてイネーブルされるオ
プシヨンの拡張CPU機能は第７表に示されてい
る。第７表のこれらの拡張機能はタイプ３制御ワ
ードにおいてのみ使用可能で、AND回路５００
の出力によつてイネーブルされる。 これまでの説明によつて分るように本発明は、
他のフイールドの解読コードを再定義し、この他
のフイールドの通常の解読コードを禁止するた
め、１つのフイールドの独立解読コードを犠牲に
することによつて制御ワード実行中に実行可能な
同時機能を増加する。再定義された解読コードは
従属解読コードとなる犠牲にされた独立解読コー
ドのいくつかを含み、更に新しい機能を指定する
ことができる。また、本発明以前は５ビツトＢブ
ランチ・フイールドを有する制御ワードにおいて
のみ使用可能であつたある機能は、本発明におい
ては、４ビツトＢブランチ・フイールドおよび単
一ビツトのＡブランチのみを有する制御ワードの
外に４ビツトＢブランチ・フイールドを有する制
御ワードによつて実行可能である。これは、未使
用の拡張解読コードが予備として残されているか
ら、将来における拡張を可能にする。このよう
に、本発明は一定の独立解読コードを犠牲にする
が、これらの犠牲にされた独立解読コードによつ
て指定された機能は保持され、拡張機能が生み出
される。
【表】
【表】
【表】
第１図は第１ａ図乃至第１ｃ図の配置を示す
図、第１ａ乃至１ｃ図は本発明が組込まれた
CPUの概要ブロツク図の異なる部分を示す図、
第２図は第２ａ乃至２ｄ図の配置を示す図、第２
ａ乃至２ｄ図は解読コードおよびCPU状態試験
ロジツクの概要図の異なる部分を示す図である。
第３図はこの発明の原理的な実施例を示すブロツ
ク図である。 １５……制御記憶、１７……CSAR、５０……
CSOR、１２０……フオーマツト・デコーダ、１
２１……AND回路、１２９，１３０……OR回
路、２００……Ａデコーダ、２１５……AND回
路、２１９……OR回路、２２０……Ａブランチ
CPU状態試験ロジツク、２２１，２２５，２３
０，２３１，２３２……AND回路、２５０……
OR回路、３００……Ｂデコーダ、３１０，３１
５，３１６……AND回路、３１７……NOT回
路、３２０，３２５，３３１，３３２……AND
回路、３５０……OR回路、４００……拡張Ｂブ
ランチ・ＡブランチCPU状態検査ロジツク、４
０５……拡張ＣブランチCPU状態検査ロジツ
ク、４１０，４１１，４１２……AND回路、４
２０……NOT回路、４２５……AND回路、４５
０……OR回路、５００……AND回路。
図、第１ａ乃至１ｃ図は本発明が組込まれた
CPUの概要ブロツク図の異なる部分を示す図、
第２図は第２ａ乃至２ｄ図の配置を示す図、第２
ａ乃至２ｄ図は解読コードおよびCPU状態試験
ロジツクの概要図の異なる部分を示す図である。
第３図はこの発明の原理的な実施例を示すブロツ
ク図である。 １５……制御記憶、１７……CSAR、５０……
CSOR、１２０……フオーマツト・デコーダ、１
２１……AND回路、１２９，１３０……OR回
路、２００……Ａデコーダ、２１５……AND回
路、２１９……OR回路、２２０……Ａブランチ
CPU状態試験ロジツク、２２１，２２５，２３
０，２３１，２３２……AND回路、２５０……
OR回路、３００……Ｂデコーダ、３１０，３１
５，３１６……AND回路、３１７……NOT回
路、３２０，３２５，３３１，３３２……AND
回路、３５０……OR回路、４００……拡張Ｂブ
ランチ・ＡブランチCPU状態検査ロジツク、４
０５……拡張ＣブランチCPU状態検査ロジツ
ク、４１０，４１１，４１２……AND回路、４
２０……NOT回路、４２５……AND回路、４５
０……OR回路、５００……AND回路。
Claims (1)
- 【特許請求の範囲】 １ 制御ワードに含まれる複数のブランチ検査フ
イールドをそれぞれ解読し、前記複数のブランチ
検査フイールドにそれぞれ対応するCPUの複数
セツトの状態を前記解読の結果に応じてそれぞれ
検査し、次アドレスのビツトのうちの前記複数の
ブランチ検査フイールドにそれぞれ対応する複数
のビツトを、前記検査の結果に応じてそれぞれ条
件付けるコンピユータ・システムのCPUのマイ
クロプログラム制御装置において、 前記フイールドの１つから入力を受取り、且つ
第１セツトの２n個の独立解読コードを生成する
ように動作可能である第１の論理装置と、 前記第１セツトの２n個の独立解読コードから
の入力および前記CPUの第１セツトの状態を表
わす入力を受取り、前記第１セツトの状態の中の
１つの状態を表示する信号を生成する第２の論理
装置と、 前記フイールドの他の１つから入力を受取り、
（２m―Ｘ）およびＸ個に区分された第２セツトの
２m個の独立解読コードを生成するように動作可
能である第３の論理装置と、 前記第２セツトの２m個の独立解読コードの中
の（２m―Ｘ）個の解読コードからの入力および
前記CPUの第２セツトの状態を表わす入力を受
取り、前記第２セツトの状態の中の１つの状態を
表示する信号を生成する第４の論理装置と、 前記第１の論理装置からの前記第１セツトの独
立解読コードから成る入力、前記第２セツトの独
立解読コードの中の前記Ｘ個の解読コード中の１
個の解読コードからの入力、および前記CPUの
第３セツトの状態を表わす入力を受取り、前記第
３セツトの状態の中の一対の状態を表示する一対
の信号を生成するように動作可能である第５の論
理装置と、 前記Ｘ個の解読コード中の前記１個の解読コー
ドが前もつて決められた状態であるときに前記第
２の論理装置を禁示するように前記Ｘ個の解読コ
ード中の前記１個の解読コードを転送する手段と
を有することを特徴とするマイクロプログラム制
御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US359323 | 1982-03-18 | ||
| US06/359,323 US4488219A (en) | 1982-03-18 | 1982-03-18 | Extended control word decoding |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168149A JPS58168149A (ja) | 1983-10-04 |
| JPS6236257B2 true JPS6236257B2 (ja) | 1987-08-06 |
Family
ID=23413336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222202A Granted JPS58168149A (ja) | 1982-03-18 | 1982-12-20 | マイクロプログラム制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4488219A (ja) |
| EP (1) | EP0089469B1 (ja) |
| JP (1) | JPS58168149A (ja) |
| AU (1) | AU551588B2 (ja) |
| CA (1) | CA1182574A (ja) |
| DE (1) | DE3379608D1 (ja) |
| ES (1) | ES8403639A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0552254U (ja) * | 1991-12-17 | 1993-07-13 | 三菱自動車工業株式会社 | プレクリーナ付きエアインテーク構造 |
Families Citing this family (6)
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|---|---|---|---|---|
| GB2149159B (en) * | 1983-10-28 | 1987-07-08 | Membrain Ltd | Method and apparatus for generating sequence of multibit words |
| US5093775A (en) * | 1983-11-07 | 1992-03-03 | Digital Equipment Corporation | Microcode control system for digital data processing system |
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| JPS63235242A (ja) * | 1987-03-25 | 1988-09-30 | Toshiba Seiki Kk | ウエブ巻取方法 |
| JP2835103B2 (ja) * | 1989-11-01 | 1998-12-14 | 富士通株式会社 | 命令指定方法及び命令実行方式 |
| JP2511588B2 (ja) * | 1990-09-03 | 1996-06-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デ―タ処理ネットワ―ク、ロックを獲得させる方法及び直列化装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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