JPS6236267B2

JPS6236267B2 -

Info

Publication number: JPS6236267B2
Application number: JP54159885A
Authority: JP
Inventors: Jii Hootaa Marion; Daburyuu Nooman Juniaa Robaato; Ei Sherii Uiriamu
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1978-12-11
Filing date: 1979-12-11
Publication date: 1987-08-06
Also published as: AU531918B2; AU5262479A; JPS5587367A; US4245304A

Description

【発明の詳細な説明】

分野本発明はデータ処理システムに関し、特にキヤ
シユ・メモリ・システムに関する。従来技術大形の低速主記憶装置が小形の高速バツフア記
憶装置即ちキヤシユと関連して動作する階層的メ
モリ構造を設けることは公知である。このような
構成においては、中央処理ユニツト（CPU）は
マシンにより近い速度でオペランド・データ及び
（又は）命令をアクセスできる。通常動作におい
ては、CPUがアクセスすべき情報のアドレスを
提供する時、制御回路は、登録簿の探索を実行す
る。この登録簿は、どの情報ブロツクがキヤシユ
に存在するかを指定する（即ち、的中条件を規定
する）ための連想アドレスを記憶する。その情報
がキヤシユに存在することが判ると、この情報は
アクセスされてCPUに転送される。この要求さ
れた情報がキヤシユにない時、制御回路は、主記
憶装置からその情報を求め、その受取り時にその
情報をキヤシユに書込み、そしてこの時情報のア
クセスが可能となる。このようなシステムの例としては、係属中の
C.P.Ryanの米国特許出願及び米国特許第3588829
号に記載されている。Ryanの米国特許出願に記
載されたシステムにおいては、キヤシユは４つの
レベルを含み、これらレベルは、１ブロツクの命
令又はデータの内の４ワードをアクセスするため
同じ組のアドレス信号によりアドレス指定されて
いた。メモリ・データは実時間で処理されねばならな
いため、メモリ・データの書込みは通常命令のそ
のようなアクセスと干渉する。このような干渉を
克服するため、従来技術の装置では、メモリ・デ
ータがキヤシユに書込まれる迄プロセス動作を保
留させる。このことはCPUの総合アクセス速度
を制限してCPU性能の低下を起こさせることが
知られている。目的従つて、本発明の主目的は、CPUに高速情報
アクセスを与えるキヤシユ装置の提供にある。キヤシユ・アクセスが生じる速度に対する制約
要因は、登録簿の探索の実施に要する時間である
ことが認められている。一般に、１キヤシユ動作
サイクル全体が、所要の情報がキヤシユに含まれ
ているかどうかの決定（即ち、登録簿アクセスの
実行及び連想アドレスの比較）に要される。取出されるかあるいは更新されるべき情報がキ
ヤシユ内にあることを示す的中条件の場合には、
オペランド・データのアクセス又はデータのキヤ
シユへの書込みのいずれかのプロセサ動作の完了
のため更にアクセスが必要となる。キヤシユのメ
モリ・データは実時間で処理されねばならずしか
も命令アクセスはキヤシユから行わねばならない
ため、メモリ・データの書込みと命令のアクセス
とは通常そのような動作を妨げる。このような干
渉を克服するため、従来技術の装置では、メモ
リ・データがキヤシユに書込まれるか命令がアク
セスされる迄、プロセサの動作を保留させる。こ
のことはCPUの総合アクセス速度を制限してそ
の結果CPU性能の低下を招くことが知られてい
る。従つて、本発明のより特定した目的は、実行を
要する異なるタイプの動作の間の干渉を除去する
キヤシユ装置の提供にある。要約本発明によれば、データ処理ユニツトと共に使
用するキヤシユ・ユニツトが設けられ、データ処
理ユニツトから受ける指令に応答してキヤシユ・
ユニツトに接続された主記憶装置から取出される
情報に対する高速アクセスを与えるこのキヤシ
ユ・ユニツトは、イ前記情報を記憶するための複数のレベルに構
成された複数のワード記憶場所からなるバツフ
ア・ストアと、ロ前記複数のレベルの数と対応した数の複数の
アドレス．スイツチ選択手段であつて、各前記
アドレス・スイツチ選択手段は、多数の入力と
１つの出力とを有し、この多数の入力は、対応
する数の同一のアドレス・ソースから対応する
数のアドレスを受けるよう接続されているこ
と、ハ前記複数のレベルの数と対応する数の複数の
アドレス・レジスタ手段であつて、各前記アド
レス・レジスタ手段は、前記複数のアドレス・
スイツチ選択手段の個々のものと及び前記複数
個のレベルの個々のものとに接続され、キヤシ
ユ動作サイクルの間アクセスされるワード記憶
場所を指定するアドレスを記憶すること、ニ１組のレベル信号を受取るため前記アドレ
ス・スイツチ選択手段の各々と前記アドレス・
ソースの１つとに接続された制御回路手段であ
つて、該制御回路手段は、前記複数のアドレ
ス・ソースのどれが前記アドレス・レジスタ手
段の各々にロードされるべき前記アドレスを供
給するよう接続されるかを識別する複数の組の
制御信号を発生し、前記制御手段は、前記組の
レベル信号に応答して、前記複数の組の制御信
号の１つをして、前記組のレベル信号により示
された前記アドレス・スイツチ選択手段を条件
付けてこれに関係した前記アドレス・レジスタ
手段へのロードのため前記アドレス・ソースの
前記１つからのアドレスを選択させ、かつ前記
複数のアドレス・スイツチ選択手段の残りのも
のを条件付けて残りのレジスタ手段へのロード
のため前記アドレス・ソースの別のものからの
アドレスを選択させ、それにより前記キヤシユ
動作サイクルの間情報を前記１つのレベルに書
込み同時に前記残りのレベルから情報をアクセ
スするのを可能にすること、を特徴とする。本発明は、更に、データ処理ユニツトと共に使
用するキヤシユ・ユニツトを提供し、データ処理
ユニツトから受取る指令に応答して前記キヤシ
ユ・ユニツトに接続された主記憶装置から取出さ
れる情報に対する高速アクセスを与え、このキヤ
シユ・ユニツトは、イ前記情報を記憶するため複数のアドレス指定
可能なワード記憶場所を有するバツフア・スト
アと、ロ多数の入力と１つの出力とを有するアドレ
ス・スイツチ選択手段であつて、前記多数の入
力は対応する数のアドレス・ソースから対応す
る数のアドレスを受取ること、ハ前記出力と前記バツフア・ストアに接続され
たアドレス・レジスタ手段であつて、該手段
は、キヤシユ動作サイクルの間アクセスされる
べきワード記憶場所を指定するアドレスを記憶
すること、ニ前記アドレス・スイツチ選択手段に接続され
ており、どのアドレス・ソースが前記アドレ
ス・レジスタ手段に対し前記アドレスを提供す
るため接続されるかを識別する符号化された制
御信号を生成する制御回路手段と、ホ前記キヤシユ動作サイクルの多数のインター
バルを規定するためのタイミング信号を生成す
るタイミング手段であつて、該タイミング手段
は、前記制御手段に接続されており、前記制御
手段は、前記インターバルの１つの間前記タイ
ミング手段により条件付けられて前記アドレス
選択手段を付勢して前記アドレス・レジスタ手
段へのロードのためのアドレスを前記アドレ
ス・ソースの１つから選択させ、かつ前記制御
手段は、前記インターバルの別の１つの間に条
件付けられて前記アドレス・スイツチ選択手段
を付勢して前記アドレス・レジスタへのロード
のためのアドレスを前記アドレス・ソースの別
の１つから選択させ、それによつて両アドレ
ス・ソースにより指定された前記情報のアクセ
スを前記同一のキヤシユ・サイクルの間に干渉
なく可能にすること、を特徴とする。望ましい実施例においては、キヤシユ装置は、
複数のレベルに構成された高速ストア・ユニツト
即ちキヤシユを含む。各レベルは、多数の多ワー
ド・ブロツクを含み、これと関係して対応数のア
ドレス選択スイツチとアドレス・レジスタとを有
している。各アドレス・スイツチは、複数のアドレス・ソ
ースからアドレス信号を受取るよう接続された多
数の異なる位置を有し、そしてこれと関係するア
ドレス・レジスタにアドレス信号を選択的に与え
る。これに応答して、アドレス選択スイツチの全
ての動作を制御するための出力信号を生成するよ
う復号器回路が接続されている。キヤシユ動作サ
イクルの間に書込まれるべきレベルを規定するよ
う符号化された前に確立されたレベル信号に応答
して、この復号器回路は前記多数のスイツチの特
定の１つが第１の位置から第２の位置に切換るよ
う条件付け、一方残りのアドレス・スイツチは第
１の位置を選択する状態を維持する。キヤシユ動作サイクルの間に、メモリ・データ
が書込まれるべきキヤシユ記憶場所を指定するア
ドレスは、１つのアドレス選択スイツチの第２位
置を介して１つのアドレス・レジスタ内にクロツ
クされる。次の命令が取出されるキヤシユ記憶場
所を指定するアドレスは、他のアドレス選択スイ
ツチの第１位置を介して残りのアドレス・レジス
タ内にクロツクされる。その命令アドレスは、レベル間に衝突が検出さ
れなかつた時、その残りのアドレス・レジスタ内
にクロツクされる。即ち、キヤシユ装置は、比較
器回路を含み、これは、メモリ・データが書込ま
れるレベルを表わす信号を次の命令が取出される
べきレベルを表わす信号と比較する。衝突が存在
する時、比較器回路は命令アクセスを遅延させる
信号を生成する。本発明の望ましい実施例の装置は、１キヤシユ
動作サイクルの間１つのキヤシユ・レベルにメモ
リ・データが書込まれる一方次の命令が残りのレ
ベルの１つから取出されるのを可能にする。この
ように、この構成は、メモリ・データを書込むた
めに命令のアクセスを遅延させる必要を不要にす
る。その結果性能が向上する。勿論、これはレベルの衝突の数が小さいことを
前提とする。レベル数が増加するに伴つて衝突の
確率が対応して低下することが判るであろう。望
ましい実施態様においては、８つのレベルが選択
された。しかし、本発明はいかなる場合において
もこのレベル数に限定されるものでないことは明
らかである。１キヤシユ動作サイクルは第１と第２の半部に
分割される。このキヤシユ・サイクルの第１半部
の間、命令アクセス及びメモリ・データ書込みの
動作が実行され、一方キヤシユ・サイクルの第２
半部の間にはCPU読出し及び書込み動作が実行
される。このような分割サイクル構成において、本発明
の教示内容を適用すれば、メモリ・データが書込
まれるべきキヤシユ記憶場所のアドレスは、キヤ
シユ・サイクルの開始時に１つのアドレス・レジ
スタ内にクロツクされる。命令アドレスは、衝突
が検出されない限り同時に他のアドレス・レジス
タ内にクロツクされる。この時、メモリ・データ
はキヤシユに書込まれるが、一方次の命令は同じ
キヤシユ・サイクルの第１半部の間に出力レジス
タにロードされる。通常、CPUからのアドレスは、第２半部サイ
クルの開始時にアドレス・レジスタの全てにロー
ドされて、その第２半部サイクルの終りに読出し
又は書込み動作を開始する。従つて、命令アクセ
スがメモリ・データの書込みと競合する場合に、
キヤシユ・サイクルの第２半部が使用され、
CPU読出し動作及びメモリ・データ書込み動作
を同時に実行することができる。前述と同様に、
サイクルの第２半部の開始時に、書込みメモリ・
データ・アドレスはアドレス・レジスタの１つに
ロードされる。CPUアドレスは残りのアドレ
ス・レジスタにロードされる。このサイクルの第
２半部の間に、所要データはCPUに読出され、
メモリ・データはキヤシユに書込まれる。この構
成も又CPUの性能を向上させる結果となる。このように、最初の例においては、本発明の教
示によれば、メモリ情報／データの書込みは、メ
モリ・データが書込まれるべきレベルが命令がア
クセスされるレベルとは異なるならば、命令のア
クセスと同時に実行されることを可能にする。第
２の例においては、メモリ・データが書込まれる
べきレベルがオペランドがアクセスされるレベル
と異なるならば、メモリ情報／データの書込みが
オペランドのアクセスと同時に実行される。登録簿は、キヤシユの諸レベル内に記憶された
ブロツクをアクセスするためのアドレス情報を記
憶するため複数のレベルに構成されている。タイ
ミング回路がキヤシユ・サイクルの第１と第２の
インターバルを規定するためのタイミング信号を
生成する。タイミング回路に接続された制御回路は、アド
レス選択スイツチの動作を制御するための出力信
号を生成する。作用について述べれば、キヤシ
ユ・サイクルの第２のインターバルにおいて、制
御回路は、タイミング回路からのタイミング信号
に応答して、１つのアドレス・ソースからのアド
レスをアドレス・レジスタに対してロードするた
めの信号を生成する。これは、続くキヤシユ・サ
イクルの第１のインターバルの間に、キヤシユの
諸レベルの１つからの命令のアクセス又はメモリ
情報データの書込みのいずれかを可能にする。又、この第１のインターバルにおいて、アドレ
ス選択スイツチが別のアドレス・ソースから１つ
のアドレスを選択し、これはアドレス・レジスタ
にクロツクされる。これは、同じキヤシユ・サイ
クルの第２のインターバルの間に、オペランド・
データのアクセス又はCPU／プロセサ・データ
の書込みの如きプロセサ動作の実行を可能にす
る。効率の良い処理のため、アクセス要求される情
報キヤシユに存在することが判る。この結果、高
い的中率が得られ、キヤシユ・アクセスの大部分
が命令に対するものである。それ故、命令のアク
セスがオペランド・データのアクセスと干渉しな
いことが重要である。従つて、命令に対する要求
は受取られると、プロセサにより要求されるオペ
ランドがアクセスされ転送されるのと同じサイク
ルの第１のインターバルの間に、アクセスされて
プロセサに対して転送することができる。これは
命令をアクセスしかつ又オペランドを転送しなけ
ればならないことから生じる干渉又は衝突を除去
する。更に重要なことは、このような衝突はプロ
セサの性能を低下させることなく除去されること
である。これは、アクセスがクロツク・ベースで
はなく単一ワード・ベースで進行するキヤシユ構
成において特に望ましい。更に、実時間ベースで転送されるメモリ・デー
タを書込めることが望ましい。従つて、メモリ・
データが受取られると、プロセサにより要求され
たオペランドがアクセスされプロセサに対して転
送されるのと同じサイクルの第１のインターバル
の間に、そのメモリ・データは即座にキヤシユに
書込むことができる。これは、メモリ・データを
書込みかつ又はプロセサ・オペランドを転送しな
ければならないことから生じる干渉又は衝突が避
けられる。命令のアクセスの場合、アドレスのソースは命
令アドレス・レジスタである。メモリ・データを
書込む必要がない時、制御回路はアドレス・ソー
スとして命令レジスタを選択し、この命令レジス
タの内容は、キヤシユから取出されるべき次の命
令のアドレスを指定する。メモリ情報／データが
書込まれるべき時、アドレスのソースはバツフア
である。このような場合、制御回路はアドレス・
ソースとしてバツフアを選択し、このバツフアの
内容は、所要のメモリ情報が記憶されるべきキヤ
シユ内のアドレスを指定する。プロセサ動作のためのアドレスのソースは、プ
ロセサから受取るアドレスを含むレジスタであ
る。前のキヤシユ・サイクルの間に、登録簿は探
索されてその同じアドレスにより指定される情報
がキヤシユに存在するかどうかを決定する。この
登録簿探索の結果は、前述の如くその記憶された
プロセサ・アドレスを用いて次のキヤシユ・サイ
クルの第２半部の間に処理される。キヤシユ・サ
イクルの第１と第２のインターバルの間にアドレ
スの異なるソースを選択するようアドレス・スイ
ツチを制御することにより、本発明のキヤシユ構
成は前記の多数の競合ソース／活動からの種々の
干渉を除く。本発明の構成については、添付図面に関して例
示的に以下に説明する。望ましい実施態様の説明全体説明第１図から判るように、本発明の諸原理を包含
するシステムは、少くとも１つの入出力プロセサ
（IOPP）２００と、システム・インターフエー
ス・ユニツト（SIU）１００と、高速マルチプレ
クサ（HSMX）３００と、低速マルチプレクサ
（LSMX）４００と、ホスト・プロセサ７００
と、キヤシユ・メモリ７５０と、局部メモリ・モ
ジユール５００に対応する少くとも１つのメモ
リ・モジユールと、メモリ・モジユール８００に
対応する少くとも１つのメモリ・モジユールとを
含む。これ等モジユールの各々は、異なるタイプ
のインターフエース６００乃至６０４の複数の回
線を介してシステム・インターフエース・ユニツ
ト１００の多数のポートの１つに接続する。詳細
には、入出力プロセサ２００と、キヤシユ・メモ
リ７５０と、高速マルチプレクサ３００はそれぞ
れポートＧ，Ｅ，Ａに接続するが、低速マルチプ
レクサ４００と局部メモリ・モジユール５００
と、主メモリ・モジユール８００はそれぞれポー
トＪ，LMO，RMOに接続する。ホスト・プロセ
サ７００はキヤシユ・メモリ７５０に接続する。システム・インターフエース本発明の原理に従つて構成されるプロセサ７０
０とキヤシユ・ユニツト７５０について詳細に説
明する前には前述の各インターフエース６００乃
至６０４についての説明は行わない。データ・インターフエース６００は、諸インタ
ーフエースの１つであり、これは、能動モジユー
ルとシステム・インターフエース・ユニツト１０
０との間の情報の交換を行う。この交換は、「会
話」と呼ばれる一連の信号を介して実施される予
め定められた規則に従つて各種信号回線の論理状
態を制御することにより行われる。インターフエース６０１は、能動モジユール及
び指定されたモジユールからの指令情報の転送を
行うプログラム可能インターフエースである。こ
の転送は、「会話」と呼ばれる一連の信号を介し
て実施される予め定めた規則に従つて種々の信号
回線の状態の論理を制御することによつて達成さ
れる。更に別のインターフエースは、入出力プロセサ
２００による割込み処理を提供する割込みインタ
ーフエース６０２である。即ち、このインターフ
エースは、処理のためSIU１００へそして入出力
プロセサ２００へ能動モジユールが割込み情報を
転送するのを可能にする。他のインターフエース
と同様に、割込み要求の転送は、「会話」と呼ぶ
一連の信号を介して実施される予め定めた規則に
従つて種々の信号回線の論理状態の制御により達
成される。第１図のモジユールのいくつかにより使用され
る別の組のインターフエース回線は、局部メモ
リ・インターフエース６０３に対応する。このイ
ンターフエースは、局部メモリ５００と本システ
ムの諸モジユールとの間で情報の交換を行う。こ
の交換は、一連の会話信号によつて実施される予
め定めた規則に従つて種々の信号インターフエー
ス回線の論理状態を制御することにより達成され
る。メモリ指令及びプログラム可能インターフエー
ス指令はこのインターフエースの同じ物理的デー
タ回線から転送される。このインターフエース
は、割込み要求を処理するための１組の回線を含
んでおらず、従つてSIU１００により局部メモリ
に接続される各モジユールはメモリ割込みを直接
惹起することはできない。第１図の要素及びインターフエース６００乃至
６０３の各々の更に詳細については、米国特許第
4006466号を参照されたい。最後のインターフエース６０４は、キヤシユ・
ユニツト７５０と中央プロセサ７００との間の内
部インターフエースであり、これは第５図のキヤ
シユ／CPUインターフエース回線に対応する。
このインターフエースは、プロセサ７００とキヤ
シユ・ユニツト７５０との間での情報及び制御信
号の交換を提供する。この交換は種々の信号イン
ターフエース回線の論理状態を制御することによ
り達成される。キヤシユ／CPUインターフエー
スは、複数のプロセサ行きデータ回線（ZDI０−
３５，P0−P3）と、複数のZAC及び書込みデー
タ回線（ZADO0−23，RADO２４〜３５，Ｐ０
〜Ｐ３）と、プロセサ要求信号回線（DREQ−
CAC）と、複数のキヤシユ指令回線（DMEM０
〜３）と、保留キヤシユ回線（HOLD−Ｃ−
CU）と、取消し回線（CANCEL−Ｃ）と、フラ
ツシユ回線（CAC−FLUSH）と、読出し要求回
線（RD−EVEN）と、読出し命令バツフア回線
（RD−IBUF）と、倍読出し回線（FRD−
DBLE）と、奇数回線（FODD）と複数命令回線
（NIB０〜３５，Ｐ０〜Ｐ３）と、制御回線
（DSZ）と、読出しＩ−バツフア・データ回線
（RD−IBUF／ZDI）と、複数のゾーン・ビツト
回線（ZD０〜３）と、バイパス・キヤシユ回線
（BYS−CAC）と、書込み信号回線（WRT−
SGN）と、命令バツフア空白回線（IBUF−
EMPTY）と、命令バツフア準備完了回線
（IBUF−RDY）と、命令バツフア・フル回線
（IBUF−FULL）と、CP停止回線（CP−
STOP）と、CP制御回路（DATA−RECOV）
と、記述制御回線（FPIM−EIS）と、転送ノ
ー・ゴー回線（NO−GO）と、複数のワード・ア
ドレス回線（ZPTROUT０〜１）を含んでいる。命令、キヤシユ指令及びデータは、これ等の回
線の個々の回線を介してキヤシユ・ユニツト７５
０に送られる。更に、プロセサ７００の動作は、
本文に説明する如くこれ等の回線のあるものによ
り付勢あるいは消勢される。CPU／キヤシユ・
インターフエースについては以下に更に詳細に説
明する。 CPU／キヤシユ・インターフエース回線名称説明 DREQ−CAC この回線はプロセサ７００から
キヤシユ・ユニツト７５０に延在する。DREQ
−CAC回線が２進数１にセツトされる時、
ZAC指令がキヤシユ７５０に転送される。書
込みZAC指令の場合には、書込みデーテ・ワ
ードがZAC指令に続く１又は２サイクルにお
いて転送され、データ・ワードはプロセサ７０
０から変更なくキヤシユ７５０を介してSIU１
００に送られる。 DMEM０，１，２，３これ等回線はプロセサ
７００からキヤシユ７５０迄延在する。これ等
の回線は、キヤシユ７５０が実行すべき指令を
指示するよう符号化される。この符号化は下記
の如くである。 DMEM＝0000 無動作動作は行われず、キヤシユ要求は発生されな
い。 DMEM＝0001 直接直接指令は、キヤシユ７５０の側の動作なしに
プロセサ７００がオペランド値の直接転送を行
うことを可能にする。従つて、キヤシユ要求は
このタイプの指令によつては発生されない。 DMEM＝0010−アドレス循環指令（ADD−
WRAP）アドレス循環指令は、プロセサ７００によりキ
ヤシユ７５０に与えられた指令を戻すため実行
される。同じサイクルにおいて、この指令は
ZDI回線０〜３５を介してプロセサ７００に与
えられる。 DMEM＝0100−ロード命令バツフア命令取出
し１（LD−IBUF−IF1）このロード命令バツフア指令は、命令の次のブ
ロツクのアドレスを代替命令レジスタRICA／
RICBにロードするために使用される。この指
令に対しては、次の３つの可能な動作シーケン
スがある。１キヤシユ７５０がバイパスされていないキ
ヤシユ的中（hit）の場合には、キヤシユ７
５０に記憶されたブロツク・アドレス及びレ
ベルは代替命令レジスタにロードされる。キ
ヤシユ・アクセスは、所要の命令を取出すた
めに行われ、この命令は次のＴクロツク・パ
ルスにおいてZDI回線０〜３５を介してプロ
セサ７００に転送される。代替命令レジスタ
はこの時現行命令レジスタとなる。２キヤシユ７５０がバイパスされていないキ
ヤシユ失敗（miss）の場合には、ラウン
ド・ロビン回路により指示されるブロツク・
アドレス及びレベルは代替命令レジスタにロ
ードされる。プロセサは次のＴクロツク・パ
ルス時にOFFに切換えられるかあるいは保
留されて、IF1指令の生成が転送命令に応答
するかどうかを判断する。もし応答していて
しかもその転送がNO−GOであれば、現行命
令レジスタを使用して次の命令をアクセス
し、プロセサ７００がONに切換えられる。
もしIF1指令がGOである転送命令によつて
生じるならば、キヤシユ７５０はメモリ要求
を所望の命令ブロツクを求めてSIU１００に
送出し、登録薄割当てが脱落ブロツクに対し
て行われる。メモリから受取られたそれら命
令は最初命令バツフアに書込まれ、次にキヤ
シユに書込まれる。要求されたは命令ZDI回
線を介してプロセサ７００に転送され、そし
てプロセサ７００は次のＴクロツク・パルス
時にONに切換えられるかあるいは解除され
る。このブロツクの残りの命令は、命令バツ
フアからZIB回線を介してプロセサ７００に
転送される。３キヤシユがバイパスされるべきでありかつ
的中存在するとき、上記ブロツクに対するフ
ル／空白ビツトがリセツトされる。他の全て
の動作は、登録薄割当てが行われずかつブロ
ツクがキヤシユに書込まれないことを除い
て、キヤはシユ失敗の場合と同じである。 DMEM＝0101−ロード命令バツフア命令取出
し２（LD−IBUF−IF2）このロード命令バツフア指令は、第２の命令ブ
ロツクのレベルを現行命令レジスタにロードす
るために使用される。プロセサ７００は失敗条
件の場合にはOFFに切換えられない。この指
令に対してもまた、３つの可能な動作シーケン
スがある１キヤシユ的中条件かつ無バイパスの場合に
は、第２の命令ブロツクのレベルが現行命令
レジスタにロードされる。２キヤシユ失敗条件かた無バイパスの場合に
は、IF1指令が転送命令NO−GO条件の結果
であることが判つた時、IF1動作が取消され
る。NO−GO条件以外の場合には、第２命令
ブロツクに対して登録薄割当てが行われ、ラ
ウンド・ロビン回路から得られたレベルは現
行命令レジスタに書込まれる。キヤシユ７５
０は、メモリ要求をこのブロツクに対するメ
モリに送り、そして諸命令が受取られる時、
これ等命令は最初命令バツフアに書込まれ、
後でキヤシユ７５０に書込まれる。これら命
令が必要とされる時、これ等命令は命令バツ
フアから読出されてZIB回線０〜３５を介し
てプロセサ７００に転送される。３バイパスの場合には、的中条件が存在する
時、上記ブロツクに対するフル／空白ビツト
がリセツトされる。他の全ての動作は、登録
薄割当てがなくかつブロツクがキヤシユ７５
０に書込まれないことを除いて、キヤシユ失
敗の場合と同じである。 DMEM＝0110−ロード・カツドロード・カツド指令は、データ（命令ではな
い）に対するブロツク・アドレスを代替命令レ
ジスタのロードするためには使用される。これ
は、アドレス及びレベル（キヤシユ失敗条件の
場合にラウンドロビン回路がレベルを提供す
る）が代替命令レジスタに書込まれることを除
いて、IF2と同じである。このデータがキヤシ
ユ７５０内になく、かつプロセサ７００がこれ
をメモリから受取られる前に要求する時、プロ
セサ７００は、このデータが受取られる迄保留
されるか停止させられる。 DMEM＝0111−先読み（PR−RD）先読み指令は、プロセサ７００が近い将来に使
用すると予測するデータでキヤシユ７５０をロ
ードするために使用される。３つの可能な動作
シーケンスは下記の通りである。即ち、１キヤシユ的中かつ無バイパスに対しては、
先読み指令が無動作として実行される。２キヤシユ失敗かつ無バイパスの場合、キヤ
シユ７５０がブロツクに対するメモリ要求を
生成し、登録簿割込みがこの脱落ブロツクに
対して行われる。データがメモリから受取ら
れると、これはキヤシユに書込まれる。プロ
セサ７００はこの条件に対して保留されな
い。３キヤシユ・バイパスの場合は、先読み指令
は無動作として取扱われる。 DMEM＝1000−単読出し（RD−SNG）単読出し指令は単一データ・ワードをプロセサ
７００へ転送するために使用される。この指令
に対しては、４つの可能な動作シーケンスがあ
る。１キヤシユ的中かつ無バイパスの場合には、
アドレス指定されたワードはキヤシユ７５０
から読出されて、次のＴクロツク・パルス時
にZDI回線０〜３５を介してプロセサ７００
へ転送される。２キヤシユ失敗かつ無バイパスの場合には、
プロセサ７００が停止させられ、脱落ブロツ
クが登録薄内に割当てられる。キヤシユ７５
０は、メモリ要求を主メモリに転送する。諸
データ・ワードは、これ等が受取られる時キ
ヤシユに書込まれる。要求されたデータ・ワ
ードが受取られると、プロセサ７００は次の
Ｔクロツク・パルスの発生時にONに切換え
られる。３キヤシユ的中かつバイパスの場合には、ア
ドレス指定されたブロツクのフル／空白ビツ
トがリセツトされ、プロセサ７００はOFF
に切換えられるか保留される。キヤシユ７５
０は１ワードに対する要求をメモリに転送
し、プロセサ７００は、要求されたデータ・
ワードの受取りに続く次のＴクロツク・パル
ス時にONに切換えられる。このデータ・ワ
ードはキヤシユ７５０には書込まれない。４キヤシユ失敗かつバイパスの場合には、ア
ドレス指定されたブロツクのフル・空白ビツ
トが変更されないことを除いて、キヤシユ的
中かつバイパスの場合と同じ動作が生じる。 DMEM＝1001−読出しクリア（RD−CLR）読出しクリア指令は、データ・ワードをメモリ
からプロセサ７００へ転送しそして更にこれを
クリアして空にするのに使用される。この指令
に対しては、２つの可能な動作シーケンスがあ
る。１キヤシユ的中の場合、このブロツクに対す
るフル／空白ビツトはリセツトされ、プロセ
サ７００はOFFに切換えられる。キヤシユ
７５０は１つのデータ・ワードに対するメモ
リ要求を行う。メモリはその記憶場所をクリ
アする。このワードが受取られると、キヤシ
ユ７５０はこのワードをプロセサ７００に転
送し、次のＴクロツク・パルス時にプロセサ
７００をONに切換える。このワードはキヤ
シユ７５０には書込まれない。２キヤシユ失敗の場合、同じ操作は、アドレ
ス指定されたブロツクのフル／空白ビツトに
おいて変化がないことを除いて、キヤシユ的
中の場合と同じ動作が生じる。 DMEM＝1010−倍読出し（RD−DBL）倍読出し指令は２つのデータ・ワードをプロセ
サ７００へ転送するのに使用される。２つのタ
イプの倍読出し指令があり、これらは、デー
タ・ワードがプロセサ７００に与えられる順序
において異なつている。回線DSZ1が２進数零
である時、その順序は奇数ワードそして偶数ワ
ードである。回線DSZ1が２進数１である時、
その順序は偶数ワードそして奇数ワードとな
る。この指令に対して、４つの可能な動作シー
ケンスがある。１キヤシユ的中かつ無バイパスの場合には、
第１のワードは次のＴクロツク・パルス時に
ZDI回線０〜３５を介してプロセサ７００へ
転送される。次のＴクロツク・パルス時に、
第２のデータ・ワードがZDI回線０〜３５を
介してプロセサ７００に転送される。２キヤシユ失敗かつ無バイパスの場合には、
プロセサ７００はOFFに切換えられ、登録
薄割当てがアドレス指定されたワード対を含
むブロツクに対して行われる。キヤシユ７０
０はこのブロツクに対するメモリ要求をSIU
１００へ転送する。それらデータ・ワードが
受取られると、キヤシユに書込まれる。要求
されたワード対が利用可能になると、第１の
ワードはプロセサ７００に転送され、そして
プロセサは次のＴクロツク・パルス時にON
に切換えられるかあるいは解除される。キヤ
シユ７５０は第２のワードを次のＴクロツ
ク・パルス時にプロセサ７００へ転送する。３キヤシユ的中かつバイパスの場合には、ア
ドレス指定されたブロツクのフル／空白ビツ
トがリセツトされ、かつプロセサ７００は
OFFに切換えられる。キヤシユ７５０は２
つのデータ・ワードを求めて要求をメモリに
転送する。２ワードが利用可能になると直ち
にプロセサ７００がONに切換えられ、第１
のデータ・ワードが次のＴクロツク・パルス
時においてこのプロセサに転送される。プロ
セサ７００は次のＴクロツク・パルス時に第
２のデータ・ワードを受取る。これらデー
タ・ワードはキヤシユには書込まれない。４キヤシユ失敗かつバイパスの場合は、フ
ル／空白ビツトにおける変化がないことを除
いて、キヤシユ的中かつバイパスの場合と同
じ動作が生じる。 DMEM＝1011−遠隔読出し（RD−RMT）遠隔読出し指令は、通常のキヤシユ読出し動作
を迂回するのに使用される。この指令が受取ら
れると、プロセサ７００はOFFに切換えら
れ、要求が主メモリに転送される。要求された
ワード対がメモリから取出されると、第１のワ
ードはプロセサ７００に与えられ、そしてこの
プロセサは次のＴクロツク・パルス時にONに
される。第２のデータ・ワードは次のＴクロツ
ク・パルス時にプロセサ７００へ転送される。
それらデータ・ワードが転送される順序は偶数
ワードそして次に奇数ワードである。キヤシユ
７５０内では変更は行われない。 DMEM＝1100−単書込み（WRT−SNG）単書込み指令はデータをメモリに書込むために
使用される。この指令に対して、２つの可能な
動作シーケンスがある。１キヤシユ的中の場合には、キヤシユ７５０
が要求をメモリに転送する。これが受入れら
れると、データ・ワードがメモリに転送され
る。このデータ・ワードも又キヤシユ７５０
に書込まれる。２キヤシユ失敗の場合、キヤシユ７５０に対
して変更が行われないことを除いて、キヤシ
ユ的中と同じ動作が生じる。 DMEM＝1110−倍書込み（WRT−DBL）倍書込み指令は２データ・ワードをメモリに書
込むために使用される。この指令は、１ワード
ではなく２ワードが転送され／書込まれること
を除いて、単書込み指令と同様な方法で実施さ
れる。 DMEM＝1111−遠隔書込み（WRT−RMT）遠隔書込み指令は、通常のキヤシユ書込み動作
を迂廻するために使用され、これにおいてアド
レス指定されたワードがキヤシユ７５０にある
時これ等のワードは更新されない。キヤシユ７
５０は要求をメモリに転送し、受入れられる
と、２つのデータ・ワードがメモリに転送され
る。 HOLD−Ｃ−CU この回線は、プロセサ７００
からキヤシユ７５０迄延在する。２進数１にセ
ツトされると、この制御信号は、キヤシユ７５
０が要求又はデータ転送のため保留（HOLD）
状態をとるべきことを指定する。 CANCL−Ｃこの回線はプロセサ７００からキ
ヤシユ７５０迄延在する。２進数１にセツトさ
れると、この制御信号は、キヤシユ７５０が現
在実行中のどのプロセサ指令も中止すべきこと
を表示する。 CAC−FLUSH この回線はプロセサ７００から
キヤシユ７５０迄延在する。２進数１にセツト
されると、キヤシユ７５０のフラツシユ即ち洗
浄を開始する（即ち、キヤシユ７５０は全ての
フル／空白ビツトをリセツトすることによつて
空白を示すように強制される）。 RD−EVEN この回線はプロセサ７００からキ
ヤシユ７５０迄延在する。キヤシユがSIUに対
して２倍長ワード要求を行う時、偶数ワードが
特殊レジスタ（REVN）に保管される。RD−
EVEN回線が２進数１にセツトされる時に、
REVNレジスタの内容がZDINスイツチを介し
てZDI回線に対しゲートされる。 ZADO０〜２３，RADO２４〜３５，Ｐ０〜Ｐ３
これ等40本の単方向回線はプロセサ７００か
らキヤシユ７５０迄延在する。これ等回線は、
ZAC指令及び書込みデータ・ワードをキヤシ
ユ７５０へ転送するため使用される。DREQ
CAC回線の２進数１への強制、ZAC指令かつ
書込みタイプの指令の場合、書込みデータ・ワ
ードはZAC指令に続く１又は２サイクルの間
に転送される。DMEM回線に符号化される指
令はZAC指令と同じであつたりあるいは同じ
でなかつたりする。 RD−IBUF この回線はプロセサ７００からキヤ
シユ７５０迄延在する。２進数１にセツトされ
ると、この回線はプロセサ７００が命令レジス
タRIRAから命令をとりつゝあることを表示す
る。殆んどの場合、これはRIRAにロードされ
るべき次の命令の取出しを開始するために使用
される。 DZD０〜３これ等の４回線はプロセサ７００か
らキヤシユ７５０迄延在する。これ等の回線は
倍書込み指令に対する奇数ワードのゾーン・ビ
ツトを転送する。 BYP−CAC この回線はプロセサ７００からキ
ヤシユ７５０迄延在する。２進数１にセツトさ
れると、この回路は、読出しタイプ命令に関し
てキヤシユ７５０に主メモリからのデータ・ワ
ードを要求させる。キヤシユ的中が生じると、
その要求されたデータを含むブロツクは、これ
と関係したフル／空白ビツトをリセツトするこ
とによりキヤシユ７５０から取出される。単又
は倍の書込み指令に関しては、キヤシユ的中が
生じる時、データがキヤシユ７５０に書込まれ
る。 WRT−SGN この回線はキヤシユ７５０からプ
ロセサ７００迄延在する。これは書込み指令の
間プロセサ７００に対して、キヤシユ７５０が
ZAC指令及びデータ・ワードのSIU１００への
転送を完了したことを通知するために使用され
る。 FPIM−EIS この回線は、プロセサ７００から
キヤシユ７５０迄延在する。２進数１に強制さ
れる時、この回線は、別のEIS記述子に対して
IF1指令をプロセサ７００が発していること、
をキヤシユ７５０に通知する。 DSZ １この回線はプロセサ７００からキヤシ
ユ７５０迄延在する。この回線の状態は、キヤ
シユ７５０に対して、倍読出し指令が実施され
る時ワードがプロセサ７００に対して送出され
るべき順序を指定する。 ON−GO この回線はプロセサ７００からキヤシ
ユ７５０迄延在する。２進数１に強制される
と、この回線はプロセサ７００がNO−GOの転
送命令を実行したことを表示する。これは、キ
ヤシユ７５０に対して、失敗であつた時に受取
つたIF1指令を取消し、かつDMEM回線に現在
与えられているIF2指令を無視すべきこと、を
通知する。 RD−IBUF／ZDI この回線はプロセサ７００か
らキヤシユ７５０迄延在する。これはキヤシユ
７５０をして、代替命令レジスタに含まれたア
ドレスにおけるデータ・ワードをアクセスさ
せ、そしてZDI回線上にこのデータを置かせ
る。未済のLDQUAD指令については、回線RD
−IBUF／ZDIが２進数１に強制される時キヤ
シユ７５０がプロセサ７００を保留にする。 FRD−DBL この回線はプロセサ７００からキ
ヤシユ７５０迄延在する。これは、前以つてキ
ヤシユ７５０に対し、プロセサ７００が倍読出
し動作が実施されることを要求していること、
を通知する。 FODD この回線はプロセサ７００からキヤシユ
７５０迄延在する。この回線は、要求されるワ
ードの順序を通知するためFRD−DBLE回線と
関連して使用される。この回線が２進数１であ
る時。この順序が奇数に続いて偶数となること
を表示する。 ZDI０〜３５Ｐ０，Ｐ１，Ｐ２，Ｐ３これ等
40本の単方向性回線はキヤシユ７５０からプロ
セサ７００迄延在する。これ等はデータをキヤ
シユ７５０からプロセサ７００へ与える。 ZIB ０〜３５Ｐ０，Ｐ１，Ｐ２，Ｐ３これ
等40本の単方向回線はキヤシユ７５０からプロ
セサ７００迄延在する。これ等は命令をプロセサ７００に与える。Ｉ BUF−EMPTY この回線はキヤシユ７５０
からプロセサ７００迄延在する。２進数１にセ
ツトされると、この回線は、キヤシユ７５０が
現行命令ブロツクからの最後の命令を転送する
こと、を示す。Ｉ BUF−RDY この回線はキヤシユ７５０か
らプロセサ７００迄延在する。２進数１にセツ
トされると、この回線は、キヤシユ７５０内の
現行命令ブロツクに少くとも１つの命令がある
こと、を表示する。この回線は、２進数零にセ
ツトされて、以下の如く不準備完了条件を表示
する。即ち、１命令アドレスが、キヤシユ内のIF1ブロツ
クの最後の命令からキヤシユ内及びIBUF2
バツフア内にないIF2ブロツクの第１の命令
へスイツチする時。２命令がIBUF1又はIBUF2バツフアから取
出されつゝあり、かつ取出されるべき次の命
令がメモリから受取つていない２ワード対内
にある時。Ｉ BUF−FULL この回線はキヤシユ７５０か
らプロセサ７００迄延在する。この回線は、現
行命令ブロツク内に少くとも４つの命令がある
こと、又はこれが少くとも１つの命令と未済の
IF2要求を有すること、を表示する。 CP STOP この回線はキヤシユ７５０からプロ
セサ７００迄延在する。２進数１の状態に強制
される時、この回線は、プロセサ７００が保留
にされるかあるいはその動作を待機又は停止す
るよう要求されること、を通知する。プロセサ
指令に因る読出し失敗条件の場合、プロセサ７
００は次のＴクロツク・サイクル・パルス時に
保留にされる。解除されると、DATA
RECOV回線は２進数１に強制されて、障害を
受けたプロセサ・レジスタ（Ｓ）を再ストロー
ブする。データがメモリから受取られる前に
RDI BUF／ZDI回線が２進数１に強制される
時、プロセサ７００は次のＴクロツク・パルス
に先立つて保留にされる。解除されると、要求
されたデータはZDI回線においてプロセサ７０
０に利用可能になり、そして次のＴクロツク・
パルス時に使用される。 DATA−RECOV この回線はキヤシユ７５０か
らプロセサ７００迄延在する。これは、キヤシ
ユ失敗条件又は読出しバイパス条件の検出に応
答してプロセサ７００の停止に読きプロセサ・
レジスタを再ストローブするために使用され
る。DREQ CAC回線が２進数１に強制される
サイクルの終りにおいて、この失敗条件は検出
されるが、プロセサ７００は次のＴクロツク・
パルスの後迄停止され得ない。従つて、不良デ
ータ／命令がZDI／ZIB回線からプロセサ・レ
ジスタへストローブされる。要求されたデー
タ／命令が利用可能になる時、DATARECOV
回線が２進数１に強制されて、最後のキヤシユ
要求の間ストローブされたレジスタを再ストロ
ーブする。 ZPTR−OUT0〜１これ等の２本の回線はキヤ
シユ７５０からプロセサ７００迄延在する。こ
れ等回線は、RIRA命令レジスタ又はＩバツフ
アに含まれた命令のアドレスの２つの最下位ビ
ツトを指定するよう符号化される。プロセサ７００の全体説明−第２図第２図において、ホスト・プロセサ７００は、
実行制御ユニツト７０１と、制御ユニツト７０４
と、実行ユニツト７１４と、文字ユニツト７２０
と、補助演算／制御ユニツト（AACU）７２２
と、乗除算ユニツト７２８とを含み、これらは図
示の通り接続されている。更に、制御ユニツト７
０４はキヤシユ・ユニツト７５０に対し図示の如
き多数の相互連結部を有する。実行制御ユニツト７０１は、実行制御ストア・
アドレス準備／分岐ユニツト７０１−１と、実行
制御ストア７０１−２を含む。このストア７０１
−２とユニツト７０１−１は図示の如くバス７０
１−３と７０１−６を介して連結されている。制御ユニツト７０４は、図の如く連結する制御
論理ユニツト７０４−１と、制御ストア７０４−
２と、アドレス準備ユニツト７０４−３と、デー
タ及びアドレス出力回路７０４−４と、XAQレ
ジスタ・セクシヨン７０４−５を含む。第２図から判るように、SIUインターフエース
６００はキヤシユ・ユニツト７５０に対する多数
の入力回線を提供する。このインターフエースの
諸回線については既に詳細に説明した。しかし、
キヤシユ・ユニツト７５０の動作に関して、これ
等回線の内のあるものは下記の如く特別に符号化
される。１読出しに対するMITS０〜３は下記の如く符
号化される。即ち、ビツト０〜１＝00、ビツト２〜３＝現行読出し動作に対するZAC
指令を含むトランシツト・ブロツク・バツ
フア・アドレス、書込み動作に対しては、ビツト０〜３＝奇数ワ
ード・ゾーン。２ MIFS回線は下記の如く符号化される。即
ち、ビツト０＝０、ビツト１＝０偶数ワード対（ワード０，
１）、ビツド１＝１奇数ワード対（ワード２，
３）、ビツト２〜３＝受取られるデータに対する
ZAC指令を含むトランシツト・ブロツ
ク・バツフア・アドレス。インターフエース回線DFS００〜３５，Ｐ０
〜Ｐ３に関しては、これ等回線はキヤシユ・ユニ
ツト７５０に読出しデータを伝える。回線DTS
００〜３５，Ｐ０〜Ｐ３はキヤシユ７５０から
SIU１００へデータを転送するのに使用される。制御ユニツト７０４は、アドレス準備操作、命
令取出し／実行操作に関する必要な制御、及び
種々の動作サイクル及び（又は）マシンの状態に
対する順次制御を提供する。この制御は、ブロツ
ク７０４−１の論理回路により及び制御ユニツト
７０４の種々の部分に対する実行制御ユニツト７
０１により生成される。 XAQレジスタ・セレクシヨン７０４−５は、
指標レジスタ、アキユムレータ・レジスタ、及び
商レジスタの如きプログラム可視な多数のレジス
タを含んでいる。命令カウンタ及びアドレス・レ
ジスタの如き他のプログラム可視レジスタは、ア
ドレス準備ユニツト７０４−３に内蔵されてい
る。第２図から判るように、セクシヨン７０４−５
は、回線RIC００〜１７を介して命令カウンタの
内容を表わすユニツト７０４−３からの信号を受
取る。又、回線ZRESA００〜３５は、種々のオ
ペランドについて実行される動作の結果に対応す
る実行ユニツト７１４からの出力信号を与える。
セクシヨン７０４−５は又回線RAAU０〜８を
介して補助演算／制御ユニツトからの出力を常取
る。セクシヨン７０４−５は、このセクシヨン内に
含まれる諸レジスタの１つの内容を表わす信号を
アドレス準備ユニツト７０４−３に対する入力と
して与える。アドレス準備ユニツト７０４−３
は、この情報をスイツチを経て回線ZD０〜３５
を介して実行ユニツト７１４に送る。同様に、セ
クシヨ７０４−５に含まれる諸レジスタのあるも
のの内容は、回線ZEB００〜３５を介して実行ユ
ニツト７１４に転送され得る。最後に、これ等レ
ジスタの選択されたものの内容は、回線ZAQ０
０〜３５を介してセクシヨン７０４−５から乗除
算ユニツト７２８に転送され得る。アドレス準備ユニツト７０４−３は、これに内
蔵された種々のレジスタの内容からアドレスを生
成し、そして回線ASFA００〜３５に沿う他のユ
ニツトに対して分配するため、その結果の論理ア
ドレス、実効アドレス及び（又は）絶対アドレス
を与える。アドレス準備ユニツト７０４−３は、
実行ユニツト７１４により１対のオペランドにつ
いて実施された演算結果を回線ZRESB００〜３
５を介して受取る。ユニツト７０４−３は、回線
RBASA.及びRBASB０〜１を介して制御論理ユ
ニツト７０４−１から１対の基底ポインタ・レジ
スタの内容を表わす信号を受取る。乗除算ユニツ
ト７２８からの出力はアドレス準備ユニツト７０
４−３に与えられる。最後に、２次命令レジスタ
（RSIR）の内容は回線RSIR００〜３５を介して
ユニツト７０４−３に対して入力として与えられ
る。データ及びアドレス出力回路７０４−４は、キ
ヤシユ・メモリ・アドレス信号を生成し、これを
回線RADO／ZADO００〜３５を介してキヤシ
ユ・ユニツト７５０に与える。これ等のアドレス
信号は、ブロツク７０４−４の諸回路に内蔵され
るスイツチにより選択された入力回線の組ZDI０
０〜３５、ASFA００〜３５及びZRESB００〜
３５の内の１つに与えられる信号に対応する。こ
れ等回路については、更に詳細に本文で説明す
る。制御論理ユニツト７０４−１は、キヤシユ・ユ
ニツト７５０に内蔵された種々のユニツトとのイ
ンターフエースを有するデータ経路を提供する。
本文において更に詳細に説明するように、回線
ZIB００〜３５はキヤシユ７５０に内蔵される命
令バツフアとのインターフエースを提供する。回
線ZDI００〜３５は、キヤシユ７５０から制御論
理ユニツト７０４−１へデータ信号を転送するた
めに使用される。ZPTROUT回線は、キヤシユ７
５０からユニツト７０４−１にアドレス情報を転
送するために使用される。他の信号は、キヤシユ
CPインターフエース６０４の他のデータ／制御
回線を介して与えられる。この等の回線は第２図
で別個に示されるCP−STOP回線を含む。第２図から判るように、制御論理ユニツト７０
４−１は多数の出力信号群を提供する。これ等の
出力信号は、あるレジスタ例えば基本命令レジス
タ（RBIR）の内容を含み、この内容は回線RBIR
１８〜２７を介して制御ストア７０４−２へ入力
として与えられる。制御論理ユニツト７０４−１
は、制御ストア７０４−２から読出されたある種
の制御信号を回線CCSDO１３〜３１を介して受
取る。制御論理ユニツト７０４−１は又、命令の処理
の開始時に基本命令レジスタと平行してロードさ
れる２次命令レジスタ（RSIR）を含んでいる。
前述の如く、２次命令レジスタRSIR００〜３５
の内容はアドレス準備ユニツト７０４−３へ入力
として与えられる。更に、２次命令レジスタの内
容の一部は、補助演算制御ユニツト７２２に対す
る入力として回線RSIR１〜９及び２４〜３５を
介して与えられる。本文で説明するように、制御ストア７０４−２
は、プログラム命令の命令コードの初期の復号を
行い、従つて可能な各命令コードに対して１つ宛
の多数の記憶場所（1024個）を含むよう構成され
る。前述の如く、回線RBIR１８〜２７に与えられ
た信号は制御ストア７０４−２に対する入力とし
て与えられる。これ等信号は可能な1024の記憶場
所の１つを選択する。選択された記憶場所の内容
は、第２図に示す回線CCSDO１３〜３１及び
CCSDO００〜１２に与えられる。回線CCSDO
００〜１２に与えられた信号は、本文で説明する
ように実行制御ユニツト７０１をアドレス指定す
るため使用されるアドレス信号に対応する。プロセサ７００の残部について簡単に説明す
る。実行ユニツト７１４は命令実行を提供し、こ
の中でユニツト７１４は種々の入力から選択され
たオペランドに対し算術演算及び（又は）シフト
演算を実行する。このような演算の結果は選択さ
れた出力に対して与えられる。実行ユニツト７１
４は、そのソースとして制御論理ユニツト７０４
−１を有する回線RDI００〜３５に対応するデー
タ入力バスからデータを受取る。セクシヨン７０
４−５に含まれるアキユムレータ及び商レジスタ
の内容は、前述の如く回線ZEB００〜３５を介し
て実行ユニツト７１４に与えられる。アドレス準
備ユニツト７０４−３から入力バス回線ZDO０
０〜３５に与えられる信号は、第２図に示す如
く、出力信号として実行ユニツト７１４に含まれ
たスイツチを介して回線ZRESA００〜３５及び
ZRESB００〜３５に与えられる。更に、実行ユ
ニツト７１４は、回線ZRSAP００〜０６を介し
て与えられる補助演算／制御ユニツト７２２から
の１組のスクラツチパツド・アドレス信号を受け
取る。更に、ユニツト７２２は又回線ZRSC００
〜３５を介してユニツト７１４に対しシフト情報
を与える。文字ユニツト７２０は、データ・フイールドの
翻訳及び編集の如き操作を要求する文字タイプ命
令を実行するため使用される。本文に説明するよ
うに、これ等のタイプの命令は拡張命令セツト
（EIS）命令と呼ぶ。文字ユニツト７２０が実行
するこのような命令は、移動、走査、比較のタイ
プの命令を含む。オペランドを表わす信号は回線
ZRESA００〜３５を介して与えられる。ワード
内の文字位置のタイプ並びにビツト数に関する情
報は、入力回線ZDB００〜０７を介して文字ユニ
ツト７２０に与えられる。あるデータ操作の結果を表わす情報は、回線
ZDC００〜０８を介してユニツト７２２に与えら
れる。このような情報は、指数データ及び16進数
形態のデータを含んでいる。文字ユニツト７２０
は、出力オペランド・データ及び制御情報を回線
RCHU００〜３５を介してユニツト７２２とユニ
ツト７２８に与える。補助演算及び制御ユニツト７２２は、浮動小数
点演算に使用される指数の如き制御情報に対し算
術演算を実施し、オペランド長さ及びポインタを
計算し、そしてカウント情報を生成する。これ等
の操作の結果は、前述の如く、回線ZRSPA００
〜０６及びZRSC００／０６を介して実行ユニツ
ト７１４に与えられる。９ビツト文字、６ビツト
文字の如き文字に対応する情報信号、16進入力デ
ータから変換された10進データ、商の情報及び符
号情報は、回線RAAU００〜０８を介してセク
シヨン７０４−５に与えられる。第２図から判るように、ユニツト７２２は多数
の入力を受取る。文字ポインタ情報は回線ASFA
３３〜３６を介して与えられる。EIS数値倍率情
報及び英数字フイールド長さ情報が回線RSIR２
４〜３５を介してユニツト７２２に与えられる。
特定の命令の取出しに関する他の信号は回線
RSIR０１〜０９を介して与えられる。浮動小数
点データに対する指数信号は回線ZOC００〜０
８を介してユニツト７２２に与えられるが、ユニ
ツト７０４−１からの浮動小数点指数データ信号
は回線RDI００〜０８を介して与えられる。ある
種の命令（例、２進シフト命令）に対するシフ
ト・カウント情報信号は、回線RDI１１〜１７を
介してそのユニツトに与えられる。回線RCHU０
０〜３５に与えられる入力信号に関しては、回線
２４〜３５はEIS命令フイールドの長さに対応す
る信号を与え、回線１８〜２３はアドレス変更信
号をユニツトに与える。最後のユニツトは、乗除算命令の高速実行を行
う乗除算ユニツト７２８である。このユニツト
は、構成上周知を考えられ、本文に記名したと同
じ譲受人に譲渡された米国特許第4041292号に記
載された乗算装置の形態をとることができる。第
２図から判るように、ユニツト７２８は回線
RCHU００〜３５を介して乗数、被除数及び除数
の入力信号を受取る。レジスタ・セクシヨン７０
４−５からの被乗数入力信号は回線ZAQ００〜
３５を介して与えられる。ユニツト７２８によつ
て実施された計算の結果は出力信号として回線
ZMD００〜３５に与えられる。前述の如く、キヤシユ・ユニツト７５０は、デ
ータ・インターフエース回線６００を介してSIU
１００とと間でデータ及び制御信号を送受する。キヤシユ・ユニツト７５０は、インターフエー
ス６０４の回線を介してデータ及び制御信号をプ
ロセサ７００との間で送受する。最後に、キヤシ
ユ・ユニツト７５０は、回線RADO／ZADO００
〜３５を介して回路７０４−４からアドレス信号
及びデータ信号を受取る。プロセサ７００の詳細説明第２図に示されるプロセサ７００を構成するセ
クシヨンのあるものについて第３ａ図乃至第３ｅ
図に関して更に詳細に以下に論述する。第３ａ図及び第３ｂ図において、本プロセサは
２つの制御ストアを含んでいる。即ち、１）制御
ユニツト７０４の一部を構成する制御ユニツト制
御ストア（CCS）７０４−２００と、２）実行
制御ユニツト７０１に内蔵される実行制御ストア
（ECS）７０１−３である。本発明の望ましい実施態様のキヤシユ向きプロ
セサ７００は、３段パイプラインを含むものであ
る。このことは、プロセサ７００は、あるプログ
ラム命令の処理を完了するのに少くとも３つのプ
ロセサ・サイクルを必要とし、各サイクルの開始
時に新らしい命令を発すること、意味する。従つ
て、多数のプログラム命令はいかなる瞬間におい
ても何らかの処理の段階にある。プロセサ７００の望ましい実施態様においては
下記段階を有する。即ち、命令の解釈、命令コー
ド複合及びアドレス準備が生じる命令サイクル
（）と、キヤシユ・ユニツト７５０に対するア
クセスが行われて高性能の動作を保証するキヤシ
ユ・サイクル(C)と、命令実行がマイクロプログラ
ム制御下で生じる実行サイクル(E)とである。制御に関して、サイクルの間、回線REIR１
８〜２７を介して与えられる命令の命令コードは
制御ストア７０４−２内の記憶場所をアクセスす
るために使用される。Ｃサイクルの間、制御スト
ア７０４−２からのアクセスされた内容は回線
CCSDO００〜１２に与えられ、更に実行制御ス
トア７０１−２の記憶場所の１つをアクセスする
ために使用される。Ｃサイクルの間、この命令を
実行するために使用されるマイクロプログラムの
諸マイクロ命令は実行制御ストア７０１−２から
144ビツト出力レジスタ７０１−４へ読出され
る。MEMDO００〜１４３と表示された信号は、
プロセサ７００の各種の機能ユニツトに分配され
る。Ｅサイクルの間、プロセサはそのマイクロ命
令により指示された動作を実行する。特に第３ａ図において判るように、制御ストア
７０４−２は、回線RBIR１８−２７に与えられ
る命令コードによりアドレス指定される制御ユニ
ツトの制御ストア（CCS）７０４−２００を含
む。前述の如く、CCS７０４−２００は1024個
の記憶場所を含み、その内容はＩ動作サイクルの
間出力レジスタ７０４−２０２に読出される。第
６ａ図は、制御ストア７０４−２００内に記憶さ
れたワードのフオーマツトを略示する。第６ａ図において、各制御ユニツト制御スト
ア・ワードは５つのフイールドを含むことが判
る。第１のフイールドは、13ビツト・フイールド
であり、回線RBIR１８〜２７に与えられた命令
コードを有する命令に対するECS開始アドレス
記憶場所を含む。次のフイールドは、ある種の動
作の制御を行う３ビツト・フイールド（CCSO）
である。このフイールドのビツト解釈は、その行
先に依存し、かつこれが特定の論理回路により復
号されるかマイクロプログラムの制御下で復号さ
れるかに依存する。次のフイールドは、ある種の
レジスタ制御動作を行う４ビツト・フイールドで
ある。次のフイールドは、６ビツトのシーケンス制御
フイールドであり、これはキヤシユ動作のタイプ
だけでなくハードワイアド論理回路の制御下で実
施される一連の動作を指定するよう符号化され
る。本実施例においては、このフイールドは７５
_８として符号化される。最後のフイールドは、本
発明の理解と関連がない６ビツトの標識フイール
ドである。第３ａ図から判るように、制御ユニツト制御ス
トア・ワードのCCSAフイールドに対応する信号
は、実行発生回路７０４−１に対する入力として
経路７０４−２０４を介して与えられる。CCSR
フイールドに対応する信号は経路７０４−２０６
を介して実行ユニツト７１４へ入力として与えら
れる。更に、同じ信号が別の経路７０４−２０８
を介してアドレス標準ユニツト７０４−３へ入力
として与えられる。シーケンス制御フイールドを表わす信号は、経
路７０４−２１０を介してシーケンス制御論理回
路７０４−１００へ入力として与えられる。本文
に述べるように、これ等の回路は、シーケンス制
御フイールドを復号し、そしてキヤシユ・ユニツ
ト７５０を条件付けるための信号を生成して指定
された動作を実施する。前に述べた如く、実行アドレス発生回路７０１
−１は、制御ストア７０４−２からフイールド
CCSAに対応する入力アドレスを受取る。第３ｂ
図から判るように、これ等の回路は、入力アドレ
ス・レジスタ７０１−１０を含んでおり、この出
力はZECSAと表示された４位置スイツチ７０１
−１２の１位置に接続されている。このスイツチ
の出力は制御ストア７０１−２に対するアドレス
のソースとして作用する。スイツチ７０１−１２
の第１の位置は、MICAレジスタ７０１−１４か
らアドレスを受取るように接続される。レジスタ
７０１−１４の内容は、各サイクルの終りにおい
て更新されて、そのサイクルの間に内容が読出さ
れた記憶場所に続くECS制御ストア内の記憶場
所を指示する。第２の位置は、ZCSBRA分岐アドレス・セレ
クタ・スイツチ７０１−１８から発生されたアド
レスを選択する。第３の位置は、REXAレジスタ
７０１−１０にロードされるところのCCS制御
ストアにより与えられる各マイクロプログラム内
の第１のマイクロ命令のアドレスを選択する。
CCS出力があるマイクロプログラムの終りに利
用可能でない時、予め定められたアドレス（８進
アドレス１４）が自動的に選択される。分岐スイツチ７０１−１８の第１の位置は、ス
トア７０１−２からレジスタ７０１−４に読出さ
れた分岐アドレスに対応する信号を受取り、この
アドレスは更に戻り制御レジスタ７０１−２０に
送られる。スイツチ７０１−１８の第２と、第３
と、第４の位置は、RSCRレジスタ７０１−２０
及びMICレジスタ７０１−１５からの信号及び多
数のベクトル分岐レジスタ７０１−３６の内容を
受取る。MICレジスタ７０１−１５は、実行中の
マイクロ命令ワードに続くマイクロ命令ワードを
指示するアドレスを記憶する。このアドレスは、
増分回路７０１−１２により１だけ増分されたス
イツチ７０１−１２からのアドレスに対応する。諸ベクトル分岐レジスタは、４ビツトのベクト
ル分岐レジスタ０（RVB０）と、２ビツトのベ
クトル分岐レジスタ１（RVB１）と、２ビツト
のベクトル分岐レジスタ２（RVB２）を含む。
これ等のレジスタには、１動作サイクルの間にア
ドレス値がロードされ、これらアドレス値は、多
数の群の入力マルチプレクサ・セレクタ回路７０
１−３２と７０１−３４に対し入力として与えら
れる多数の異なる標識フロツプとレジスタに記憶
された信号から得られる。回路７０１−３２と７
０１−３４の出力は、２位置セレクタ回路７０１
−３０へ入力として与えられる。これ等の回路は
更にレジスタ７０１−３６に記憶される出力信号
ZVBR0，ZVBR1及びZVBR2を生成する。スイツチ７０１−３６は、INDGRPフイールド
を介し選択された種々のハードウエア標識信号及
び状態フロツプ信号のテストに基いてアドレスを
与える。分岐の決定は、選択された標識セツトを
マイクロ命令ワードのINDMSKU及びINDMSKL
フイールドでマスキング（ANDING）することに
より決定される。もしベクトル分岐が選択される
と、INDMSKUは４つの零ビツトとして取扱われ
る。８ビツトの「OR」は、TYPG及びGOマイク
ロ命令フイールドにより規定される状態と比較さ
れる。諸ハードウエア信号は、多数のデータ・セ
レクタ回路７０１−２８（その内の１つのみを示
す。）を介して与えられ、その出力は更に別の５
位置のマルチプレクサ・セレクタ回路７０１−２
６へ入力として与えられるマルチプレクサ回路７
０１−２６の出力は比較回路に送られ、この回路
はその標識信号をマスク信号と「AND」演算し
てその結果信号MSKCBR0〜７を発生する。信号MSKCBR0〜７は別の比較回路へ与えら
れ、この回路はそれら信号を条件分岐テスト信号
TYPGGOと「AND」演算して分岐決定フロツプ
７０１−２２をセツト又はリセツトする。このフ
ロツプは、分岐動作が生じるかどうかをその状態
が表示する信号RBDGOを発生する。出力信号
RBDGOは、スイツチ７０１−１２の最初の２位
置への制御入力として与えられる。分岐テスト条
件が満たされない（即ち、信号RBDGO＝０）
時、MICAレジスタ７０１−１４からの増分アド
レスが選択される。ある場合には、本文から判るように、標識の状
態をその形成に続くサイクル時にテストすること
は可能ではない。この理由から、図示しない履歴
レジスタHR０〜HR７が群２標識のレジスタ記憶
のために設けられている。このような記憶された
標識の状態は、他の標識（即ち、マスク・フイー
ルド）のそれと同様に選択されテストされる。更に、ユニツト７０１−１は多数の標識回路を
含み、これ等のあるものは、あるタイプの命令に
よつて処理中のストリングが尽きた時プロセサ７
００のある部分の動作を制御するために使用され
る。これ等の標識回路はブロツク７０１−４２に
含まれ、第６ｂ図のマイクロ命令ワード内のある
フイールド（即ち、IND6フイールド）の制御下
でセツト及びリセツトされる。ECS出力レジス
タ７０１−４から読出されたこのフイールドのビ
ツトは、復号器７０１−４０による復号のため
RMIレジスタ７０１−３８に与えられる。種々の
プロセサのユニツト（例、７１４，７２０，７２
２等）から受取る状態標識信号の状態に基いて、
補助フロツプの適当なものが２進数１の状態に切
換えられる。これ等のフロツプの出力は、４位置
スイツチ７０１−４４の異なる位置を介してテス
トのためスイツチ７０１−２６のGP3位置に与え
られる。これと同じ出力は、ZDOスイツチ７０
４−３４０を介して記憶するためZIRスイツチの
第２の位置に与えられる。このZIRスイツチ７０
１−４３は又標識レジスタ（IR）７０１−４１
から標識信号を受取る。このレジスタは、ある命
令に応答してRDI回線１８〜３０及び３２を介し
てロードされる。例えば、標識状態信号はユニツト７２０の種々
の異なる加算器回路（AL，AXP）の出力を含ん
でいる。これ等信号は、FE１１，FE１２，FE
１３，FE１Ｅ，FE２Ｅ，FE２及びFE３と表示
された多数の消尽フラツグ・フロツプの各々をセ
ツトする。FE１Ｅ及びFE２Ｅフロツプは任意の
命令のFPOAサイクルの間セツトされる。これ等
のフロツプは更に、ユニツト７２０のAL又は
AXP加算器回路からの出力である時フロツプFE
１１，FE１２及びFE１３をセツトされる。これ
等標識のセツト及びリセツトについては動作の説
明に関連して更に詳細に説明する。しかし、本文
で示された事例に関連する消尽フラツグ・フロツ
プは以下の論理式に従つてセツト及びリセツトさ
れる。即ち、 SET：FE1E＝FPOA＋IND6FLDフイールド RESET：FE1E＝IND6FLDフイールド SET：FE2E＝FPOA＋IND6FLDフイールド RESET：FE2E＝IND6FLDフイールド SET：FE11＝IND6FLDフイールド・FE1E （ALES＋AXPES＋DESC1・APO―４＝
０）＋IND6FLDフイールド・FE１Ｅ・
DESC1・（APO−５＝０＋APZN＋
ALZN）＋IND6FLDフイールド RESET：FE11＝FPOA＋IND6FLDフイールド SET：FE12＝IND6FLDフイールド・FE1E・
（ALES＋AXPES＋FE13） RESET：FE12＝FPOA＋IND6FLDフイールド SET：FE13＝IND6FLDフイールド・FE1E・
ALES＋IND6FLDフイールド RESET：FE13＝FPOA＋IND6FLDフイールド SET：FE2＝IND6FLDフイールド・FE2E・
ALES＋IND6FLDフイールド・FE2E・
DESC2・（APO−４＝０＋APO−５＝０
＋APZN＋ALZN）＋（IND6FLDフイール
ド）FE2E・DESC2＋IND6FLD RESET：FE2＝FPOA＋IND6FLDフイールド SET：FE3＝IND6FLDフイールド・DESC3・
（APO−４＝０＋APO−５＋APZN＋
ALZN）＋IND6FLDフイールド・DESC3＋
IND6FLD RESET：FE3＝FPOA＋IND6FLDフイールド但し、IND６FLDは特定のコードを表示する。即ち、 ALES＝AL＝０又は−； AXPES＝AXP＝０又は−； APZN＝APO−７０；及び ALZN＝ALO−11０ ZCSBRAスイツチ７０１−１８は通常、分岐
決定フロツプRBDが前のサイクルにおいて２進
数１にセツトされた時付勢される。その第１の位
置は、RSCRレジスタ７０１―２０を介して与え
られた現行マイクロ命令から13ビツトの分岐アド
レスを選択する。この分岐アドレスは、ECS制
御ストアの記憶場所のいずれか１つが直接アドレ
ス指定されるよう付勢する。第２の位置は、MIC
レジスタ７０１―１５を介して与えられた現行マ
イクロ命令からの６下位アドレス・ビツトと、
RSCRレジスタ７０１―２０を介して与えられた
現行マイクロ命令からの分岐アドレスの７上位ビ
ツトの連結を選択する。これは、MICレジスタ７
０１―１５の内容（現行記憶場所＋１）により規
定される64ワード・ページ内での分岐を可能にす
る。第３の位置は、RVBOベクトル分岐レジスタか
らの４下位ビツトと、RSCRレジスタに記憶され
た現行マイクロ命令の分岐フイールドからの６ビ
ツトと、MICレジスタに記憶されたアドレスの３
上位ビツトの連結を選択する。これは16通りの分
岐を可能にする。第４の位置は、２つの下位零
と、ベクトル分岐レジスタRVBOからの４ビツト
と、現行マイクロ命令の分岐アドレス・フイール
ドの４最上位ビツトと、MICレジスタに記憶され
た現行アドレス３上位ビツトとの連結を選択す
る。これは、行先アドレスの各隣接対の間の３つ
の制御ストア記憶場所により16通りの分岐を可能
にする。第５の位置は、２つの下位零と、ベクトル分岐
レジスタRVB１からの２ビツトと、現行マイク
ロ命令の分岐アドレスの６ビツトと、MICレジス
タからの上位３ビツトとの連結を選択する。これ
は、行先アドレスの各隣接対の間の３つの制御ス
トア記憶場所により４つの可能な行先を有する分
岐を可能にする。第６の位置は、２つの下位零と、ベクトル分岐
レジスタRVB２からの２ビツトと、現行マイク
ロ命令の分岐アドレスの６ビツトと、MICレジス
タからの上位ビツトとの連結を選択する。このた
め、行先アドレスの各隣接対の間の３つの制御ス
トア記憶場所により４通りの分岐が可能になる。スイツチ７０１―１２の出力は、制御ストア７
０１―２内の特定の記憶場所をアドレス指定し、
これは第６ｂ図に示したフオーマツトを有するマ
イクロ命令ワードの読出しを生じる。この第６ｂ
図においては、このマイクロ命令ワードが、多数
の異なるフイールドを含むように符号化されてお
り、これらはフイールドはプロセサ７００内の諸
機能ユニツトの制御に使用される。本例と関連す
るフイールドだけについて以下に説明することに
する。ビツト０−１将来の使用のため予約ビツト２ EUMT どのフオーマツトでEUが操
作するかを規定する。EUFMT＝０は第１
マイクロ命令フオーマツトを指定し、
EUFMT＝１は代替マイクロ命令フオーマ
ツトを指定する。ビツト３−５ TRL TRロー書込み制御 EU一時レジスタTR０〜TR３の書込み制
御 OXX 変更なし 100 書込み TRO 101 書込み TR1 110 書込み TR2 111 書込み TR3 ビツト６−８ TRH TRハイ書込み制御 EU一時レジスタTR4〜TR7の書込み制御 OXX 変更なし 100 書込み TR4 101 書込み TR5 110 書込み TR6 111 書込み TR7 ビツト９−12 ZOPA ZOPAスイツチ制御 ZOPAスイツチの出力を選択０ 0000 TRO １ 0001 TR1 ２ 0010 TR2 ３ 0011 TR3 ４ 0100 TR4 ５ 0101 TR5 ６ 0110 TR6 ７ 0111 TR7 ８−11 10XX RDI 12 1100 ZEB 13 1101 ZEB 14 1110 ZEB 15 1111 ０（消勢）ビツト13−16 ZOPB ZOPBスイツチ制御 ZOPBスイツチの出力を選択ビツト17−18 ZRESA ZRESAスイツチ制御 ZRESAスイツチの出力を選択 00 ALU 01 シフタ 10 スクラツチパツド／RDIスイツチ 11 ZDO ビツト19−20 ZRESB ZRESBスイツチ制御 ZRESBスイツチの出力を選択 00 ALU 01 シフタ 10 スクラツチパツド／RDIスイツチ 11 ZDO ビツト21 RSPB スクラツチパツド・バツフ
ア・ストローブ制御 ZRESBデータによるRSPBストローブ０ノー・ストローブ１ストローブRSPB ビツト22 RSP スクラツチパツド書込み制御０読出しスクラツチパツド１書込みスクラツチパツドビツト23 ZSPDI スクラツチパツド／RDIスイ
ツチ制御スクラツチパツド／RDIスイツチの出力
を選択０スクラツチパツド出力１ RDI ビツト24−25 ZSHFOP シフタ・オペランド・
スイツチ制御シフタに対する左オペランドを選択 00 ZOPA出力 01 EIS出力 10 ０ 11 シフタに対する右オペランドのビツ
ト０に依存して０又は−１を選択ビツト24−27 ALU ALU機能制御 ALUに対する２入力（Ａ及びＢ）に与え
られる操作の選択ビツト24−29 Ｎ／ａビツト26−31 RFU 将来の使用のため予約ビツト30−31 ZALU ALUスイツチ制御 ZALUスイツチの出力を選択ビツト32−33 NXTD 次の記述子制御 RBASB及びRDESCレジスタをストローブ 00 RBASB 00 RDESC 00 01 RBASB 01 RDESC 01 10 RBASB Alt RDESC 10 11 ノー・ストローブ（不履行）ビツト32−35 CCM CONTFフイールドにより
参照される制御定数フイールドビツト34−35 IBPIPE IBUF／パイプライン制
御 IBUFの読出し又はパイプライン動作を選
択 00 ノー・オペレーシヨン 01 読出しIBUF／ZDI（Alt） 10 タイプ１再スタート解除又は 11 タイプ４再スタート待機ビツト36−37 FMTD 各種CUレジスタのロードを選択して、小
規模のCU制御のためのMEMADRフイー
ルドに与えられる解釈を指示 00 ノー・オペレーシヨン 01 RADO ASFA 10 RADO ZRESB 11 RADO ASFA ビツト38−40 MEMADR キヤシユ制御キヤシユ動作を選択。この制御に対する完
全解釈はFMTD制御の一機能である。 000 ノー・オペレーシヨン 001 単読出し 010 ロード・カツド 011 先読み 100 単書込み 101 倍書込み 110 読出し単一トランシツト（FMTD＝11に対してのみ） 111 書込み単一ワード（FMTD＝11に
対してのみ）ビツト41 ZONE ゾーン制御小規模CU制御のためのゾーン又はノー・
ゾーンを表示。０ノー・ゾーン１ゾーンビツト42−44 TYPA タイプＡフラグ使用されているタイプＡのオーバーレーし
たフイールドを表示 000 タイプＡ＝０フイールド〓 100 タイプＡ＝４フイールドビツト44−46 PIPE パイプライン制御開始される再スタートのタイプを選択 000 ノー・オペレーシヨン 001 タイプ１再スタート及び解除 010 タイプ２再スタート 011 タイプ３再スタート 100 タイプ４再スタート 101 タイプ５解除 110 タイプ６再スタートビツト44−47 AUXREG 補助レジスタ書込み制
御 AUXIN制御フイールドにより選択された
データによりストローブされる補助レジス
タの１つ又は組合せを選択。０ 0000 ノー・ストローブ１ 0001 RRDXA ２ 0010 R29 ３ 0011 R29，RRDXA，FRL，RID ４ 0100 RRDXB ５ 0101 RTYP ６ 0110 RBASA ７ 0111 RBASA，RTYP ８ 1000 RBASB ９ 1001 RDESC 10 RBASA，R29，RRDXA ビツト45−46 TYPB タイプＢフラグ使用されているタイプＢのオーバーレーし
たフイールドを表示 00 タイプＢ＝０フイールド〓 11 タイプＢ＝３フイールドビツト47 RSC RSCストローブ制御 RSCレジスタをストローブ（シフト・カ
ウント）ビツト47 RSPA RSPAストローブ制御 RSPAレジスタをストローブビツト47−48 Ｎ／Ａビツト47 RAAU RAAUストローブ制御 RAAUレジスタをストローブビツト48−49 ZLX ZLXスイツチ制御 ZLXスイツチの出力を選択ビツト48−49 ZSPA ZSPAスイツチ制御 ZSPAスイツチの出力を選択ビツト48−50 AUXIN 補助レジスタ入力制御補助レジスタへストローブされるデータを
選択ビツト49 ZADSP ZADSPスイツチ制御 ZADSPスイツチの出力を選択ビツト50−52 ZSC ZSCスイツチ制御 ZSCスイツチの出力を選択ビツト50−52 ZRSPA ZRSPAスイツチ制御 ZRSPAスイツチの出力を選択ビツト50−52 ZAAU ZAAUスイツチ制御ビツト51 RSIR RSIRレジスタ・ストローブ AUXINフイールドの一機能として RSIRレジスタをストローブビツト53 RDW R1DW，R2DWレジスタ・スト
ローブ RDESCレジスタの一機能としてR1DW又
はR2DWレジスタをストローブビツト53−54 ZLNA ZLNAスイツチ制御 ZLNAスイツチの出力を選択ビツト54−57 CONTF 雑用フロツプ制御制御定数フイールド（CCM）によりセツ
ト又はリセツトされる４群の制御フロツプ
の１つを選択。これらフロツプはブロツク
７０４−１０４及び７０４−１１０に含ま
れる。ビツト55−56 ZLNB ZLNBスイツチ制御 ZLNBスイツチの出力を選択ビツト55−56 ZSPA(2)タイプＡ＝２ ZSPAス
イツチ、RSPAレジスタ制御 ZSPAスイツチ出力を選択して、 RSPAレジスタをストローブビツト57−58 ZPC ZPCスイツチ制御 ZPCスイツチの出力を選択ビツト59−62 ZXP ZXPスイツチ、RXPレジス
タ・バンク制御 ZXPスイツチ出力と、及びこれが書込まれ
るRXPレジスタとを選択ビツト59−63 ZLN(1) ZLNスイツチ、RLNレジ
スタ・バンク制御（タイプＡ＝１） ZLNスイツチ出力と、及びこれが書込まれ
るRLNレジスタとを選択ビツト59−60 ZPA ZPAスイツチ制御 ZPAスイツチの出力を選択 00＝RPO 〓 11＝RP3 ビツト61−62 ZPB ZPBスイツチ制御 ZPBスイツチの出力を選択 00＝RPO 〓 11＝RP3 ビツト63−64 ZXPL ZXPLスイツチ制御（タイプＡ＝０） ZXPLスイツチの出力を選択 00＝RXPA 〓 11＝RXPD ビツト63 ZLN(2) ZLNスイツチ、RLNレジス
タ・バンク制御（タイプＡ＝２） ZLNスイツチ出力と、及びこれが書込まれ
るRLNレジスタとを選択ビツト63−66 RDIN RDIイン制御 RDIレジスタにストローブされるデータを
選択、及び命令ワードの変更制御フイール
ド（MF₁−MF₃，TAG）の１つを選択。 RDIストローブは又MISCREGフイールド
により制御され得る。ビツト64 ZXPL(1) ZXPLスイツチ制御（タイプＡ＝１） ZXPLスイツチの出力を選択ビツト64−68 ZRPAC ZRPAスイツチ、ZRPC
スイツチ、RPO−３レジスタ・バ
ンク制御（タイプＡ＝２） ZRPC及びZRPAスイツチ出力と、及び
ZRPA出力が書込まれるRPO−３レジスタ
とを選択。ビツト65−66 ZXPR ZXPRスイツチ制御（タイプＡ＝０） ZXPRスイツチの出力を選択ビツト65−66 ZXP(1) ZXPスイツチ、RXPレジ
スタ・バンク制御（タイプＡ＝１） ZXPスイツチ出力と、及びこれが書込まれ
るRXPレジスタとを選択ビツト67−68 ZPD ZPDスイツチ制御（タイプＡ＝０） ZPDスイツチの出力を選択ビツト67 ZRPAC(4) ZRPAスイツチ、ZRPCス
イツチ、RPO−３レジスタ・バン
ク制御（タイプＡ＝４） ZRPAスイツチからCP4を選択して、RP1
レジスタをストローブビツト67TYPD タイプＤフラグＤオーバーレー・フイールドを表示するタ
イプＤフラグビツト68 ZRPB(4) ZRPBスイツチ、RP4〜７レ
ジスタ・バンク制御（タイプＡ＝４） ZRPBスイツチから０を選択して、RP4レ
ジスタをストローブビツト68−71 MEM キヤシユ・メモリ制御SZ
制御と関連してキヤシユ動作を選択０ 0000 ノー・オペレーシヨン〓 15 1111 遠隔書込みビツト68−70 IBUF IBUF読出し制御 IBUF読出し時にIBUFデータの行先を選
択ビツト69−73 AXP ZXPAスイツチ、ZXPBスイ
ツチ、AXP加算器、ZAXPスイツ
チ、REレジスタ制御（タイプＡ＝０） ZXPA及びZXPBスイツチ出力、これ等に
適用されるAXP加算器機能、及びZAXPス
イツチ出力を選択。又、REレジスタをス
トローブ。ビツト69−73 ZRPB ZRPBスイツチ、RP4〜７
レジスタ・バンク制御（タイプＡ＝１） ZRPBスイツチ出力と、及びこれに書込ま
れるRP4〜７レジスタとを選択ビツト69−71 ZRPAC−３ ZRPAスイツチ、
ZRPCスイツチ、RPO−３レジス
タ・バンク制御（タイプＡ＝３） ZRPC及びZRPAスイツチ出力と、及び ZRPA出力が書込まれるRPO−３レジスタ
とを選択ビツト72−74 ZRPB(3) ZRPBスイツチ、RP4〜
７レジスタ・バンク制御（タイプＡ＝３） ZRPBスイツチ出力と、及びこれが書込ま
れるRP4〜７レジスタを選択ビツト72−73 SZ サイズ／ゾーン・キヤシユ
制御 MEM制御フイールドと関連してキヤシユ
動作制御ビツト74−78 ZRPB(3) ZRPBスイツチ、RP4〜
７レジスタ・バンク制御（タイプＡ＝０） ZRPスイツチ出力と、及びこれに書込まれ
るRP4〜７レジスタとを選択ビツト74−78 AL ZALAスイツチ、ZALBスイ
ツチ、AL加算器制御（タイプＡ＝１） ZALA及びZALBスイツチ出力、及びこれ
等に適用されるAL加算器機能を選択ビツト74 TYPE タイプＥフラグタイプＥオーバーレー・フイールドを表示
するタイプＥフラグビツト75−77 ZXP(3) ZXPスイツチ、RXPレジ
スタ・バンク制御（タイプＡ＝３） ZXPスイツチ出力と、及びこれが書込まれ
るRXPレジスタとを選択ビツト75−78 MISCREG 雑用レジスタ制御雑用レジスタ（例、RBIR，RDI，
RLEN，RSPP）に関する種々の動作を選
択ビツト75−78 ZDO ZDOスイツチ制御 ZDOスイツチの出力を選択ビツト78 ZIZN ZIZNスイツチ制御 ZIZNスイツチの出力を選択ビツト79−83 AP ZAPAスイツチ、ZAPBスイ
ツチ、AP加算器制御 ZAPA及びZAPBスイツチ出力、及びそれ
等に適用されるAP加算器機能を選択ビツト79−81 ZLN(3) ZLNスイツチ、RLNレジ
スタ・バンク制御（タイプＡ＝３） ZLNスイツチ出力と、及びこれが書込まれ
るRLNレジスタとを選択ビツト79−83 ZLN(4) ZLNスイツチ、RLNレジ
スタ・バンク制御（タイプＡ＝４） ZLN出力、及びこれが書込まれるRLNレ
ジスタを選択ビツト80−81 RAAU RAAU／REレジスタ・ス
トローブユニツト７２２内のいくつかのスイツチ及
び加算器の制御により、RAAU及びREレ
ジスタにストローブされるデータを選択ビツト82−83 AP(3) ZAPAスイツチ、ZAPBス
イツチAP加算器制御（タイプＡ＝３） ZAPA及びZAPBスイツチの出力、及びこ
れ等に適用されるAP加算器の機能を選択ビツト84 ZRSC ZRSCスイツチ制御（タイプＡ＝０） ZRSCスイツチの出力を選択ビツト85−86 Ｎ／Ａビツト86 RLEN RLENストローブ制御（タイプＡ＝３） RLENストローブは又ハードウエアによ
り、あるいはMISCREGフイールドにより
制御される。ビツト87 FMT フオーマツト・フラグフオーマツトのタイプを表示ビツト88−89 TYPF オーバーレーされたフイールドのタイプを
表示 00＝スクラツチパツド・アドレス 01＝文字ユニツト制御 01＝乗算／除算制御 11＝Ｎ／Ａビツト90 RFU 将来の使用のため予約ビツト90−93 CHROP 文字ユニツト命令コー
ド文字ユニツトにより実施される主な動作、
及びCHSUBOPフイールドに与えられる解
釈を選択０ 0000 ノー・オペレーシヨン１ 0001 データをロード２ 0010 MOP実行３ 0011 単一比較４ 0100 ２倍比較５ 0101 レジスタをロード６ 0110 CNを更新７ 0111 未規定８ 1000 RCH動作Ａをセツト９ 1001 RTF1をセツト 10 1010 RTF2をセツト 11 1011 RTF3をセツト 12 1100 RCN1をセツト 13 1101 RCN2をセツト 14 1110 編集フラグをセツト 15 1111 CHユニツト・クリアビツト90 RCH レジスタ・ストローブ OP1RCHレジスタをストローブビツト90 RFU 将来の使用のため予約ビツト91−97 SPA スクラツチパツド・アドレ
ス EUスクラツチパツドを指定するのに使用
し得るアドレスを含む。ビツト91−93 Ｎ／Ａビツト94−97 CHSUBOP 文字ユニツトのサブ
命令コード文字ユニツトの詳細機能を選択する。さも
なければ、これは定数を含み得る。このフ
イールドの解釈は以下に示す如くCHROP
の一機能である。 CHROP＝0000ノーオペレーシヨン CHSUBOP_0-3 XXXX 解釈なし CHROP＝0001データ・ロード動作 CHSUBOP_0-1 （サブ命令） 00 CN1及びTF1によるOP1ロード 01 CN1及びTF1による逆のOP1ロード 10 CN2及びTF2、及びテスト文字によ
るOP2ロード 11 符号ロード CHSUBOP_2-3 （充てん制御） 1X ZCUにロードされる文字を充てん X1 ZCVにロードされる文字を充てん CHROP＝0010 MOP実行動作 CHSUBOP_0-1 （サブ命令） 00 CN2によるMOPセツト 01 MOP実行 10 未規定 11 未規定 CHUBOP_2-3 XX 解釈なし CHROP＝0101レジスタ・ロード動作 CHSUBOP_0-1 （RCHの出力を選択） CHSUBOP_2-3 （ZOCスイツチの出力を
選択） CHROP＝1011 RTF3セツト動作 CHSUBOP_0-1 （９ビツト文字を示す00
に関して検査されるべきデータを選
択） CHSUBOP_2-3 （定数フイールド） CHROP＝1110編集フラグセツト動作 CHSUBOP_0-3 （セツトされるフラグを
選択する定数） 1XXX ESをセツト（終了抑制） X1XX SNをセツト（符号） XX1X Ｚをセツト（零） XXX1 BZをセツト（零の時、ブランク）ビツト94−97 RFU 将来の使用のため予約ビツト97−97 Ｎ／Ａビツト98 TYPG タイプＧフラグオーバーレーされたフイールドのタイプを
表示０＝BRADRUフイールド１＝IND6フイールドビツト99 GO 条件付き分岐テストの状態ビツト99−106 BRADRU 分岐アドレス上位ビツト99−106 IND6FLD 標識制御標識を選択ビツト99−106 ビツト99＝０は変更標識命令を
指定する。ビツト99＝１はセツト／リセツ
ト漂識命令（セツト又はリセツトはそれぞ
れＸビツト０又は１により示される）を指
定する。ビツト100−104 105＝１ 106＝１ 0000 〓 1100X 消尽１消尽２ 1101X 消尽３Ｎ／Ａ 1110X 消尽１消尽２有効有効ビツト107−112 BRADRL 分岐アドレス下位分岐のために使用されるECSアドレスの
下位部分を含む。ビツト113 EXIT 出力スイツチ制御の選択出力の選択はマイクロプログラムの終りを
表示するビツト114−116 ZCSBRA ZCSBRAスイツチ制
御ストア分岐アドレス・スイツチにおいて
選択される位置を規定ビツト117−118 Ｎ／Ａビツト119−123 INDGRP 条件付き分岐標識群
制御第１の２ビツト（119〜120）はマイクロプ
ログラム標識の「群」を選択する。最後の
３ビツト（121〜123）は各「群」内の標識
の「組」を選択する。ビツト124 TYPH タイプＨフイールドタイプＨオーバーレー・フイールドを表示０＝INDMSKU １＝VCTRフイールドビツト125−128 INDMSKU 条件付き分岐標識
マスク上位タイプＨ＝０フイールドにおける標識マス
クの上位４ビツトを含む。ビツト125−129 VCTR ベクトル選択 RVB0，RVB1及びRVB2レジスタにストロ
ーブされる分岐ベクトルを選択。最上位ビ
ツト（125）が２群０または１，２又は
３，４又は５のどちらがそれぞれRVB0，
RVB1及びRVB2にストローブされるかを
決定する。残りの３ビツトが各群内のベク
トルを選択する。ビツト129−132 INDMSKL 条件付き分岐標識
マスク下位標識マスクの下位の４ビツトを含む。ビツト133−135 Ｎ／Ａビツト136−139 CNSTU 定数上位定数フイールドの上位４ビツトを含む。ビツト140−143 CNSTL 定数下位定数フイールドの下位４ビツトを含む。制御論理ユニツト７０４−１このユニツトは、前述の如くシーケンス復号論
理回路７０４−１００を含んでおり、その出力は
ブロツク７０４−１０２の複数個のＩサイクル制
御状態フロツプに送られる。これ等のフロツプ
は、レジスタ７０１−４からのマイクロ命令信号
（第６ｂ図のメモリ・アドレス・フイールド
MEMADRに対応するDMEMRO３８−４０）並
びに回路７０４−１００からの信号に応答して、
プログラム命令の実行に必要とされる種々の所要
のＩサイクル制御状態を生成する。ブロツク７０
４−１０２は又、レジスタ保留信号（プロセサ７
００内に分散されるHOLDE００）を生成するゲ
ート回路を含むものとする。第３ｃ図から判るように、Ｉサイクル制御状態
フロツプは、キヤシユ・ユニツト７５０からの回
線CPSTOP００を含む制御回線を介して制御入
力信号を受取る。本文で説明したように、
CPSTOP００回線の状態は、プロセサ動作が続
行するかどうかを決定し、この回線が２進数零に
強制される時、Ｉサイクル制御状態フロツプ及び
他の記憶レジスタに対する保留あるいは付勢信号
も又零に強制される。信号（HOLDI００及び
〔HOLDE００に対応する保留信号は、プロセサ
７００の状態を保留即ち凍結するように作用す
る。制御ストア・アドレスの増分が生じ得ないた
め、ECS制御ストアが同じマイクロ命令ワード
を読出す。信号〔HOLDI及び〔HOLDEは下記の
論理式に従つて設定される。即ち、〔HOLDI＝CACHE HOLD＋TERMB（DREQ−
IF−DIR）＋HOLD REL。但し、信号CACHE
HOLDの状態は信号CPSTOPの状態と一致し、
信号TERMB（DREQ−IF−DIR）の状態は、キ
ヤシユ指令がＩ取出し即ち直接動作を指定する制
御状態FPOAの間２進数１であり、信号HOLD
RELはマイクロプログラム解除信号の生成によ
り２進数零に切換えられる迄２進数１であり、
〔HOLDE＝〔HOLDIである。第３ｃ図から判るように、Ｉサイクル制御状態
に対応する信号は、ブロツク７０４−１０４の複
数の制御フロツプと、ブロツク７０４−１０６の
復号器回路と、ブロツク７０４−１０８の多数の
制御論理回路と、ブロツク７０４−１１０の複数
個の制御フラグ標識フロツプに対して入力として
与えられる。又ブロツク７０４−１１０の種々の
標識フロツプは実行制御ユニツト７０１−４から
回線MEMDO５４〜５７を介してマイクロ命令入
力信号を受取る。第３ｃ図から判るように、ハードウエア制御論
理回路７０４−１０８により生成される信号は、
その動作が制御される諸ユニツトの機能として３
つの群の内の１つに該当する。即ち、これら群は
命令バツフア制御、ハードウエア制御及びハード
ウエア・メモリ制御である。各場合において、各群の信号は、他のソースに
より生成される相当信号と共にOR演算され、次
いて復号される。これら他のソースは、第６ｂ図
のマイクロ命令ワードの２つの異なつたフオーマ
ツト内のフイールドと対応し、これらは、ECS
出力レジスタ７０１−４からRCSRレジスタ７０
４−１１２にロードされる。１つのフイールドは１つのフオーマツト（大
CU）のビツト３２〜８３に対応し、別のフイー
ルド（短CU）は別のフオーマツトのビツト３２
〜４１と対応する。これ等のフイールドは、表示
されたビツトの組へ復号器７０４−１１４により
復号され、そして図示の如く復号器７０４−１１
６，７０４−１２４，７０４−１２６及び７０４
−１２８内で組合わせられる。更に復号がブロツ
ク７０４−１１８，７０４−１３５及び７０４−
１２０の回路により行われる。このようなフイー
ルドの復号の結果は、プロセサ７００内に配分さ
れるか、あるいはRMEMレジスタ７０４−１３
０、RSZフロツプ７０４−１３２、FREQDIRフ
ロツプ７０４−１３６、及びFREQCACフロツ
プ７０４−１３４に記憶される。大CUフイールドおよび短CUフイルド並びにブ
ロツク７０４−１０２のＩサイクル状態回路から
の信号の別の復号は、復号器７０４−１０６及び
７０４−１０７を介して行われる。復号器７０４
−１０６は、レジスタの異なるものをロードする
ための、及びプロセサ７００内の種々のマルチプ
レクサ／セレクタ・スイツチを付勢するための制
御信号を生成する。復号器７０４−１０７は、１
対（RBASB）の基底ポインタＢフロツプ７０４
−１４４をセツト及びリセツトする信号を生成す
るよう作用する。これ等信号の他の組合せは、ブ
ロツク７０４−１４０及び７０４−１４２の記述
子番号フロツプをセツト及びリセツトするために
使用される。第３ｃ図から判るように、復号器７０４−１１
６は、ブロツク７０４−１１７の復号器回路によ
り生成された制御信号〔EXH０００を受取る。
これ等復号器回路は、RDESCレジスタ７０４−
１４０からの信号及びブロツク７０１−１の消尽
フロツプからの信号を受取る。これ等信号の状態
に従つて、回路は信号〔EXH０００を２進数零
に強制して、消尽条件の発生時にキヤシユ・メモ
リ指令の発生を禁止する。信号〔EXH０００は
以下の論理式に従つて生成される。即ち、〔EXH０００＝DESCO・FE11＋DESC1・FE2＋
DESC2・FE3 フロツプFNUMは通常、マイクロ命令ワード
のCCS−OPフイールドに応答してセツトされ
る。２進数１にセツトされる時、このことは、処
理中の記述子が数字タイプであることを表示す
る。ブロツク７０４−１０４の種々のフロツプにつ
いて次に更に詳細に論述する。より詳しく述べれ
ば、フロツプFCHARはアドレス生成の制御にあ
る変化を与える。フロツプFCHARが文字変更を
指定するロード・タイプ命令の処理の間２進数１
にセツトされると、RDIレジスタの内容はハード
ウエア制御下で変更されない。これは、パイプラ
インを開始する前にマイクロプログラム制御下で
RDIレジスタがデータをロードされることを許
す。又、もしFCHARフロツプが文字変更を指定
するストア・タイプ命令の間２進数１にセツトさ
れるならば、この命令に対する実行アドレスがハ
ードウエア制御下で変更されて、このタイプの命
令を処理すべきECS制御ストア内のマイクロ命
令シーケンスに独自のアドレスを指す。フロツプFDT−FOURは、ブロツク７０４−
３０４のアドレス・レジスタ（ZAR_0〜19）の読出
しに関する追加の制御を与える。フロツプFADR
−WDはZDOスイツチ７０４−３４０に対する追
加の制御を提供する。このフロツプが２進数１に
セツトされると、ZDOスイツチのZAR位置はワ
ード・アドレスを選択するように強制される。フ
ロツプFADR−ＢはZDOマルチプレクサ・スイツ
チに対する別の制御を提供する。これが２進数１
にセツトされると、ZDOスイツチのZAR位置は
バイト・アドレスを選択するよう強制される。フ
ロツプFNUMは通常、マイクロ命令ワードの
CCS−OPフイールドに応答してセツトされる。
２進数１にセツトされると、これは処理中の記述
子が数字タイプであることを示す。フロツプFIG
−LENは、ユニツト７２２（長さレジスタ）内
のレジスタのローデイング及びメモリ動作に関す
る追加の制御を行う。２進数１にセツトされる
と、ユニツト７２２内のRXP及びRLNレジスタ
は、あるプロセサ制御状態FPOPの間RSIRレジ
スタ７０４−１５４からはロードされない。 FINH−ADRフロツプはアドレス準備ユニツト
７０４−３の動作を禁止する。２進数１にセツト
されると、アドレス・サイクル（EPOA／
EPOP）は、一時的実効アドレス・レジスタREA
−Ｔ＋零の内容を加算することからなる。レジス
タREA−Ｔは、FPOA／FPOPサイクルを実施す
る前にアドレスがロードされていることになる。
フロツプFABSは絶対アドレスの生成を可能にす
る。２進数１にセツトされると、24ビツトの絶対
アドレスが使用される。ブロツク７０４−１１０
のフラグ即ち標識フロツプに関しては、フロツプ
FIDは、２進数１にセツトされると、１命令の間
の間接アドレス変更がRSIRレジスタへロードさ
れる記述子に関して要求されると云う表示を与え
る。 FRLフロツプは、２進数１にセツトされる
と、長さが種々の命令レジスタにロードされた命
令と関連する１レジスタにおいて指定されるこ
と、を表示する。３つのフロツプFINDA，
FINDB，FINDCは記憶タイプ命令の処理におい
て使用される表示を与える。フロツプFINDA
は、長さがレジスタにおいて指定される時、又は
フロツプFAFIが１にセツトされる時、２進数１
にセツトされる。フロツプFINDBは、記述子が
９ビツトの文字を含まない時２進数１にセツトさ
れる。記述子が６ビツトの文字を含む時は、フロ
ツプFINDCは２進数１にセツトされる。 FAFIフロツプが２進数１にセツトされるのは
プロセサ回路が次のことを検出する時である。即
ち、EIS命令の実行中IRレジスタ７０１−４１の
標識ビツト３０が命令中割込み（これは割込みの
ためポインタ及び長さの値を調整するため必要）
を表わす２進数１にセツトされたことである。
FTRGP，TTNGO及びFTRF−TSTフロツプは
転送タイプ命令に関連して２進数１にセツトされ
る。詳細には、FTRGPフロツプは、実行２倍
（XED）命令又は反復（RPTS）命令の実行中転
送タイプの命令の読出しをプロセサ回路が検出す
る時、２進数１にセツトされることのマイクロプ
ログラム表示を与える。FTNGOフロツプは、実
行制御ユニツト７０１により通知される転送の条
件が転送NOGOであつた（即ち、転送が生じなか
つた）時、２進数１にセツトされることのマイク
ロプログラム表示を与える。このフロツプの出力
はインターフエース６０４のNOGO回線に与えら
れる。この群のFTRF−TSTフロツプは、２進
数１にセツトされる時、プロセサ７００により実
行された前の命令が転送タイプ命令であつたこ
と、及び制御ユニツト７０１からの転送GO
（TRGO）信号の存在を条件として現行Ｉサイク
ルが実行されるべきこと、を表示する。更に、ブロツク７０４−１１０の回路は、多数
のフロツプを含んでおり、EIS命令以外の命令に
対しハードワイアド制御下で間接アドレス指定動
作を実行する際使用される。これ等が含むFIR，
FIRT，FIRL及びFRIフロツプは、実施されるこ
とを要する異なるタイプの間接アドレス変更の関
数として２進数１に切換えられる。例えば、FRI
フロツプは、レジスタ当時間接アドレス変更を通
知し、そしてこのフロツプはレジスタ間接
（RI）標識が２進数１である時、２進数１に切換
えられる。FIRフロツプは、間接当時レジスタ
（IR）標識が２進数１である時、２進数１に切換
えられる。このフロツプは間接当時レジスタ・ア
ドレス変更の開始を通知する。FIRLフロツプ
は、間接当時タリー間接（ITI）標識が２進数１
である時、２進数１に切換えられる。このフロツ
プは最後の間接動作を通知する。別のフロツプ
TSX２は転送及びセツト指標命令の処理に使用
される表示を与え、他方STR−CPRフロツプは
ストア命令の処理中に使用される。第３ｃ図から判るように、ブロツク７０４−１
１０の制御フラグ・フロツプからの出力は、ブロ
ツク７０１−１の分岐標識回路へ入力として与え
られる。更に、制御フラグ・フロツプからの出力
信号は又ブロツク７０４−１０２のＩサイクル・
フロツプへ入力として与えられる。レジスタ・セクシヨン７０４−１５０第３ｃ図から判るように、制御論理ユニツト７
０４−１は更にレジスタ・セクシヨン７０４−１
５０を有する。このセクシヨンは、基本命令レジ
スタ（RBIR）７０４−１５２と、２次命令レジ
スタ（RSIR）７０４−１５４と、ブロツク７０
４−３０４のアドレス・レジスタRAR０乃至
RAR７の１つを選択するため使用される基底ポ
インタＡレジスタ（RBASA）７０４−１５６
と、セクシヨン７０４−５に内蔵される標識レジ
スタ（図示せず）７０４−３４０からの出力の選
択のため使用される読出し指標レジスタＡ
（RRDXA）７０４−１５８と、読出し指標Ａ退
避（RRDXAS）レジスタ７０４−１５９と、記
述子の値（例、９ビツト、６ビツト、４ビツト）
により指示されるデータ文字のタイプを示す記述
子タイプ・レジスタ（RTYP）７０４−１６０を
含んでいる。このセクシヨン７０４−１５０は更
にブロツク７０４−１６２のＲ２９と表示された
１ビツト命令／EIS記述子レジスタを更に含む。
このビツトの状態は、RBAS−Ａレジスタ７０４
−１５８の内容と関連して使用されて、アドレス
準備に使用される特定のアドレス・レジスタを選
択する。ブロツク７０４−１６２のレジスタＲ２
９が２進数零にセツトされると、このことは、ブ
ロツク７０４−３０４のアドレス・レジスタのど
れもアドレス準備の間使用されないことを示す。
セクシヨン７０４−１５０の最終レジスタは、ブ
ロツク７０４−１６４のデータ入力レジスタ
（RDI）と、実行ユニツト７１４により使用され
る諸レジスタを指す読出し指標レジスタＢ
（RRDXB）とを含んでいる。第３ｃ図から判るように、RBIRレジスタ７０
４−１５２は、表示されたソース（即ち、スイツ
チZIB−Ｂ７０４−１７２及び回線ZDI０〜３
５）から信号を受取るよう接続された２位置スイ
ツチ７０４−１７０を介してロードされる。
RSIRレジスタ７０４−１５４は、同様にZDI回
線及びスイツチ７０４−１７２から信号を受取
る。RBASAレジスタ７０４−１５６は、ブロツ
ク７０４−１７４の更に別のスイツチZBASAに
加えて回線ZDI０〜２からの信号を受取る。
RRDXAレジスタ及びRTYPレジスタは、図示の
如くスイツチ７０４−１７６及び７０４−１７８
だけでなくZDI回線からの信号を受取る。又、
RRDXAレジスタはRRDXASレジスタ７０４−１
５９から信号を受取る。スイツチ７０４−１７２は２位置スイツチであ
り、これはそれぞれキヤシユ・ユニツト７５０と
実行ユニツト７１４からのスイツチZIB及び
ZRESBから入力を受取る。スイツチ７０４−１
７４は３入力スイツチであり、これは２つの入力
を実行ユニツト７１４と及びキヤシユ・ユニツト
７５０のZIBスイツチの出力とから受取る。スイツチ７０４−１７６は、４入力スイツチで
あり、その入力の内の２つを実行ユニツトからそ
して１つの入力をキヤシユ・ユニツト７５０から
受取る。ZRDXAスイツチ７０４−１７６の第１
位置はZRDXMスイツチ７０４−１８５の出力を
選択する。このスイツチ７０４−１８５の１つの
位置は、RBIRレジスタ７０４−１５２のビツト
位置５〜８，１４〜１７及び３２〜３５から、及
びZIDDスイツチ７０４−１８０及び２位置ZMF
スイツチ７４０−１７６から選択されたRSIRレ
ジスタ７０４−１５４のビツト位置３２〜３５か
ら、タグ・フイールド値を与える。スイツチ７０４−１８５の第２の位置は、
ECS出力レジスタ７０４−１の出力（CCMフイ
ールド３２〜３４）からの定数値を与える。回線
ZIDD２７〜３５からの信号は、ブロツク７０４
−１１０の制御フラグ・フロツプへ入力として与
えられる。スイツチ７０４−１７８は、制御スト
ア７０４−２からの入力、キヤシユ・ユニツト７
５０からの入力、及び実行ユニツト７１４からの
入力を受取る。データ入力レジスタ７０４−１６４は、ZDIA
スイツチ７０４−１８１に直列に接続するZIDD
スイツチ７０４−１８０からの一連の入力信号を
受取り、前記ZDIAスイツチの出力はRDIレジス
タ７０４−１６４に直接ロードする更に別のスイ
ツチ７０４−１８２の１入力を与える。ZDIAス
イツチ７０４−１８１は、３入力スイツチ７０４
−１８３に対し、別の入力を与え、この３入力ス
イツチはキヤシユ・ユニツト７５０及び実行ユニ
ツト７１４から表示された他の入力を受取る。 ZIDDスイツチ７０４−１８０は、RBIRレジス
タ７０４−１５２と、RSIRレジスタ７０４−１
５４と、２位置ZMFスイツチ７０４−１８７か
らの入力、並びにアドレス準備ユニツト７０４−
３からスイツチ７０４−１８６を介して実効アド
レスを受取る。スイツチ７０４−１８０のREA
位置の位置１８乃至３５は、図示の如くZDIAス
イツチ７０４−１８１から得られる。ZDIAスイ
ツチ７０４−１８１は、ZDI回線０〜３５からの
信号と、実行ユニツト７１４のZIDDスイツチ７
０４−８０とZRESBスイツチの出力からの信号
に加えて、第１のスイツチ位置に対する入力から
生成された定数値と、を受取る。スイツチ７０４
−１８２は、ZDIAスイツチの出力及びZDI回線
０〜３５からの信号を受取る。RRDXBレジスタ
７０４−１８９は３位置スイツチ７０４−１８８
によりロードされる。このスイツチは、実行ユニ
ツトに含まれたRREGレジスタからの信号を第１
の位置を介して受取り、制御ストア７０１−２か
らの定数値を第２の位置を介して、又ZIDDスイ
ツチからの信号を第３の位置を介して受取る。セクシヨン７０４−１５０は、更に、２位置ス
イツチ７０４−１８５と、スクラツチパツド・ポ
インタ・レジスタ７０４−１８６とを含んでお
り、このレジスタの出力はAACU７２２により
使用されてEU７１４のスクラツチパツド・メモ
リに対してアクセスするためのアドレスを形成す
る。その第１のスイツチ位置は定数値を与え、ハ
ードウエア制御（FPOA・Ｒ２９）下で制御され
る。第２のスイツチ位置はRBASAレジスタ７０
４−１５６の内容を出力として与える。この位置
は、ハードウエア及びマイクロプログラムの両制
御（即ち、FPOA・Ｒ２９又はMISCREGフイー
ルド）下で選択される。セクシヨン７０４、並びにプロセサ７００の他
のセクシヨン及びキヤシユ・ユニツト７５０を作
動するための所要のタイミング信号が中央に配さ
れたクロツク回路により与えられることが判るで
あろう。例えば、第１図の望ましい実施態様にお
いては、クロツク回路は入出力プロセサ・システ
ム内に配されている。このようなクロツク回路は
構成上公知と考えることができ、水晶制御発振器
及びカウンタ回路から成る。このようなクロツク
回路からのタイミング信号又はクロツク信号は周
知の方法で第１図のシステムの種々の部位に対し
て同期動作のため配分される。このようなタイミ
ング信号からは、プロセサ７００内の諸回路が必
要に応じて別のクロツク信号を得る。これについ
ては第４図のキヤシユ・ユニツト７５０に関連し
て更に詳細に説明する。アドレス準備ユニツト７０４−１アドレス準備ユニツト７０４−３は多数のレジ
スタ及び加算器を有する。これらレジスタは、命
令の記述子値を記憶するため使用されるブロツク
７０４−３００の多数の基底レジスタ（即ち、
TBASEO乃至TBASEB）と、命令バツフアをア
ドレス指定するため使用されるブロツク７０４−
３０２内に含まれた１対の一時的実効アドレス・
レジスタ（TEA０，TEA１）及び１対の命令カ
ウンタ（ICBA，ICBB）と、アドレス準備動作の
間使用されるブロツク７０４−３０４の８つのア
ドレス・レジスタ（RARO乃至RAR７）を含
む。ユニツト７０４−３は又命令カウンタ７０４
−３１０を含んでいる。加算器としては、スイツチ７０４−３１１及び
７０４−３１４を介して命令カウンタ３０４−３
１０を更新するのに使用される加算器７０４−３
１２と、１対の加算器７０４−３２０と７０４−
３２２を含んでいる。加算器７０４−３２２は、
制御装置７０１−１の入力として与えられるレジ
スタ７０４−３４２に記憶された実効アドレス値
の生成に使用される。この実効アドレスは多数の
ソースから生成され、これらソースは、ブロツク
７０４−３２７の多数のANDゲートを介して出
力が与えられるZYスイツチ７０４−３２６、別
のスイツチ７０４−３２８を介して与えられるブ
ロツク７０４−３０４の選択されたアドレス・レ
ジスタ又はブロツク７０４−３０２の選択された
一時アドレス・レジスタTEA０及びTEA１、又
はユニツト７０４−５からの指標アドレス信号
XZ０−２０、を含む。更に、加算器７０４−３
２２は、キヤシユ命令バツフアの命令カウンタの
内容を更新するのに使用される。第３ｄ図から判るように、加算器７０４−３２
２からの出力は又加算器７０４−３２０へ入力と
して与えられる。加算器７０４−３２０は使用さ
れて、一時基底レジスタTBASEO乃至TBASEB
のどれかに記憶された基底値を加算器７０４−３
２２からのアドレス信号MCSOSO−１９と組合
わすために使用される。その結果のビツトは別の
加算器回路７０４−３２０へ入力として与えら
れ、この回路は、加算器７０４−３２１を経て回
線ASFA０〜３６に与えられる論理アドレスを生
成する。この加算器７０４−３２１は、ブロツク
７０４−３００及び７０４−３２０からの桁上げ
入力をオペランド入力と加算する。実効アドレス
は、システムがページ・モードで作動される時絶
対アドレスを得るため使用される。この操作は本
発明とは関連しないため、本文ではこれ以上詳細
には論じない。このようなアドレス生成に関する
これ以上の詳細については米国特許第3976978号
を参照され度い。ブロツク７０４−３００の一時的基底レジスタ
はスイツチ７０４−３２２を介してロードされ
る。このスイツチは、実行ユニツト７１４からの
入力とブロツク７０４−３００の出力とを受取
る。実行ユニツト７１４は、ブロツク７０４−３
０４のアドレス・レジスタだけでなく、スイツチ
７０４−３３４を介してブロツク７０４−３０２
の各レジスタに対して更に入力を与える。出力マ
ルチプレクサ（ZD０）スイツチ７０４−３４０
は、その内容の回線ZDO０〜３５を介する実行
ユニツト７１４への転送のため、アドレス準備ユ
ニツト７０４−３及びユニツト７０４−５内の諸
レジスタの選択を可能にする。又、ZDOスイツ
チ７０４−３４０は、ユニツト７０４−１のレジ
スタ及び制御フロツプの種々のものの内容が第４
の位置（ZDO−Ａ）を介して読出されることを
可能にする。第５の位置は、ブロツク７０１−１
の制御ストア回路内の種々の標識の状態が検査の
ため選択されることを可能にする。データ／アドレス出力セクシヨン７０４−４第３ｅ図セクシヨン７０４−４は、指令及びデータをキ
ヤシユ・ユニツト７５０に転送するために使用さ
れるレジスタ及びスイツチを含んでいる。このよ
うな転送動作は、通常少くとも２つのサイクルを
必要とし、その１つはアドレスの送出で他はデー
タの送出のためである。指令ワードのビツト５〜
８は４位置スイツチ７０４−４０の出力から得ら
れる。このスイツチは、第１の位置を介して第１
の定数値を、第２の位置を介してRZNレジスタ７
０４−４２の内容を、第３の位置を介して第２の
定数値を、第４の位置を介して第３の定数値を受
取る。指令のビツト１〜４は、ブロツク７０４−１の
諸回路によりビツト５〜８と共にORゲート回路
７０４−４４に与えられる。ORゲート７０４−
４４は又、ZADOスイツチ７０４−４６を介して
RADOレジスタ７０４−４８のビツトを受取る。
RADOレジスタ７０４−４８はアドレス及びデー
タ出力レジスタであり、これは、ZADOBスイツ
チ７０４−４８の第１の位置を経てアドレス準備
ユニツト７０４−３から回線ASFA０〜３５を介
し論理（仮想）アドレスは、又EU７１４から回
線ZRESBO−３５を介してデータ出力信号を受
取る。ZADOBスイツチ７０４−４８の諸位置
は、小CUフオーマツトに対するFMTDフイール
ド及び大CUフオーマツトの場合のRADOフイー
ルドの制御下にある。第３ｅ図から判るように、ZZN１〜８ビツト又
はZADOビツト１〜８のいずれかは制御信号
〔RADO−ZADOの状態の関数としてRADO／
ZADOへ出力として与えられる。ビツト０及びＩ
は常に１であり、ビツト１０〜３５はRADOレジ
スタ７０４−４６によつて与えられる。第３ａ図乃至第３ｅ図の各セクシヨンと共に、
プロセサ７００の残りのセクシヨンに関するこれ
以上の内容については、本願の頭書に示した係属
中の米国特許出願を参照され度い。キヤシユ・ユニツト７５０−第４図概要キヤシユ・ユニツト７５０は５つの主要セクシ
ヨンに分割される。即ち、トランシツト・バツフ
ア及び指令待ち行列セクシヨン７５０−１と、キ
ヤシユ・セクシヨン７５０−３と、登録簿及び的
中制御セクシヨン７５０−５と、命令バツフア・
セクシヨン７５０−７と、命令カウンタ・セクシ
ヨン７５０−９である。トランシツト・バツフア及び指令待ち行列セクシ
ヨン７５０−１トランシツト・バツフア及び指令待ち行列セク
シヨン７５０−１は、主要要素として、ブロツク
７５０−１０８乃至７５０−１１０の１対のカウ
ンタ回路７５０−１０４を介してアドレス指定さ
れる４ワード書込み指令バツフア７５０−１００
と４ワード・トランシツト・ブロツク・バツフア
読出し指令バツフア７５０−１０２、並びに指令
待ち行列７５０−１０７、及びこれと関連したブ
ロツク７５０−１０８乃至７５０−１１０の入力
及び出力アドレス・ポインタ及び比較回路、を含
んでいる。書込みバツフア７５０−１００は２つ
の単書込み指令又は１つの倍書込指令に対する記
憶を提供し、一方トランシツト・ブロツク７５０
−１０２は４つ迄の読出しタイプ指令のための記
憶を提供する。トランシツト・ブロツク・バツフ
ア７５０−１０２は又、キヤシユ・セクシヨン７
５０−３の割当てられた区域（即ち、レベル）へ
のメモリ・データ・ワードの書込みを制御する際
使用されるそのような読出し指令と関連した情報
を記憶する。この４つのレジスタは、４つ迄のメ
モリ読出しがいかなる時でも進行することを許
す。セクシヨン７５０−１は更に制御セクシヨン７
５０−１１２を含んでいる。このセクシヨンは、
ブロツク７５０−１１３及び７５０−１１４の指
令復号器及び制御回路、ブロツク７５０−１１５
及び７５０−１１６のインターフエース制御回
路、及ブロツク７５０−１１７の保留制御回路、
の如き異なる制御回路の組を含んでいる。ブロツク７５０−１１３及び７５０−１１４の
諸回路は、インターフエース６０４のRADO／
ZADO回線を介してプロセサ７００により転送さ
れた指令を復号し、そして制御信号を発生して、
これにより指令待ち行列７５０−１０７にエント
リを行いかつブロツク７５０−１０８と７５０−
１０９の入力ポインタ及び出力ポインタ回路に対
する値を増分しセツトする。又、これ等回路は、
書込みバツフア７５０−１００又はトランシツ
ト・ブロツク・バツフア７５０−１０２のいずれ
かへ指令を記憶するための制御信号を生成する。ブロツク７５０−１１５及び７５０−１１６の
インターフエース制御回路は、SIU１００から受
取つたデータ信号のセクシヨン７５０−７への転
送を制御するため、又このようなSIUに対する指
令の転送を含む指令のための信号を生成する。復
号器回路７５０−１１３から信号を受取るブロツ
ク７５０−１１７の保留回路は、指令の実行を適
当な状態（例えば、登録簿セクシヨン使用中）に
保留させかつセクシヨン７５０−７へのデータの
ロードを制御するための制御信号を生成する。第４図から判るように、書込み指令制御ワード
の転送は、バツフア７５０−１００から４位置
（ZDTS）スイツチ７５０−１１８の第３位置、
データ・レジスタ７５０−１１９、及び２位置ス
イツチ７５０−１２０の第１位置を経て進行す
る。書込みデータワードは、バツフア７５０−１
００から書込みデータ・レジスタ７５０−１２１
及びスイツチ７５０−１２０の第２位置を介して
SIU１００に転送される。スイツチ７５０−１２
０のRWRT位置は、１つ（単書込み指令）又は
２つ（倍書込み指令）のクロツク・インターバル
の間選択され、このインターバルは、書込み指令
の転送のためキヤシユ７５０により回線AOPR上
に置かれた信号に応答して行われたARA回線を
介するSIU１００からの信号の受取りに続く。読
出し指令は、トランシツト・ブロツク・バツフア
７５０−１０２の読出し指令部分からZDTSスイ
ツチ７５０−１１８の第４の位置（ZTBC）、レ
ジスタ７５０−１１９、スイツチ７５０−１２０
の第１の位置を介してSIU１００へ転送される。多ポート識別子回線RMITSは、倍書込み指令
の場合の第２データ・ワードに対するRMITSレ
ジスタ７５０−１２４と２位置スイツチ７５０−
１２５を介してゾーン・ビツト信号を受取る。図
から判るように、このスイツチは指令待ち行列７
５０−１０７及びプロセサ７００から信号を受取
る。即ち、キヤシユ７５０が読出し指令を発する
と、待ち行列７５０−１０７からのトランシツ
ト・ブロツク番号信号は、RMITSレジスタ７５
０−１２４のビツト位置２と３にロードされる。トランシツト・ブロツク番号信号は、SIU１０
０により読出しデータ・ワードと伴にRMIFS回
線で戻される。これ等の信号は多位置スイツチ７
５０−１２６を介してRMIFSレジスタ７５０−
１２７にロードされる。その後、ビツト位置２と
３の内容は、２位置スイツチ７５０−１２８の第
１位置を介してトランシツト・ブロツク・バツフ
ア７５０−１０２の１対のアドレス入力端子に与
えられる。第２のDMITSレジスタ７５０−１２
９は、多ワード転送（即ち、カツド読出し指令）
に対するトランシツト・ブロツク番号信号の一時
的記憶を行う。スイツチ７５０−１２８からの出力信号は又、
４位置ZTBAスイツチ７５０−１３０の制御入力
端子に与えられて、データ・ワードの記憶のため
キヤシユ・セクシヨン７５０−３に与えられるべ
き適当なアドレス信号を選択する。トランシツ
ト・ブロツク・バツフア７５０−１０２のアドレ
ス内容も又、１群の比較回路７５０−１３２乃至
７５０−１３５の予め定めた１つの１組の入力端
子に与えられ、RADO／ZADO回線を介してその
比較回路の第２の組の入力端子に与えられる次の
指令のアドレス部分と比較される。NANDゲート
７５０−１３６により生成された比較結果は、ブ
ロツク７５０−１１７の保留制御回路に与えられ
る。第４図から判るように、単書込み指令の場合、
又は倍書込み指令の偶数ワードに対しては、
ZADOB回線５〜８に与えられたZAC指令のゾー
ン・ビツト信号は、その書込み指令が書込み指令
データ・バツフア７５０−１００にロードされる
時、RZONEレジスタ７５０−１４０にロードさ
れる。RZONEレジスタ７５０−１４０の出力
は、２位置ZONEスイツチ７５０−１４４の第１
の位置に与えられる。倍書込み指令の奇数ワード
に関してプロセサ７００により回線DZD０〜３に
与えられたゾーン・ビツト信号ZDZD０〜３は、
RDZDレジスタ７５０−１４２にロードされる。
RDZDレジスタ７５０−１４２の出力は、ZONE
スイツチ７５０−１４４の第２の位置に与えられ
る。その出力信号ZONE０〜３は、前述の如くプ
ロセサ・データのキヤシユ７５０−３００への書
込みの制御のため、セクシヨン７５０−９の諸回
路に与えられる。キヤシユ・セクシヨン７５０−３セクシヨン７５０−３は、キヤシユ・ストア７
５０−３００を含んでおり、これは、8192
（8K）の36ビツト・ワード記憶場所を有し、各組
が８つの８ワードのブロツクの128組に構成され
ている。このユニツト７５０−３００は、構成的
には公知のバイポーラ・ランダム・アクセス・メ
モリから構成される。キヤシユ・ストア・ユニツ
ト７５０−３００は、10ビツトのアドレスRADR
２４〜３３によりアドレス指定され、このアドレ
スは構成的には公知である多数の４×４クロスバ
ー・スイツチ（例えば、７５０−３０２ａ）及び
これと関連するアドレス・レジスタのいずれかを
介して与えられる。図から判るように、クロスバ
ー・スイツチは、セクシヨン７５０−５、ZTBA
スイツチ７５０−１３０及びセクシヨン７５０−
７を含むいくつかのソースからアドレス信号を受
取る。クロスバー・スイツチの出力に生じるアド
レス信号は、関連するアドレス・レジスタに一時
記憶され、そしてキヤシユ・ストア・ユニツト７
５０−３００のアドレス入力端子に与えられる。書込み動作サイクルの間、セクシヨン７５０−
９によつて生成される４組の書込み制御信号
（WRT００１００〜WRT７０１００乃至WRT０
３１００〜７３１００）は、キヤシユ・ストア・
ユニツト７５０−３００に与えられ、そしてその
メモリ・チツプの書込みストローブ入力端子に対
してクロツク信号を与える即ちゲートするために
使用される。これは、ZADO／RADO回線からの
プロセサ７００のデータ・ワード又はセクシヨン
７５０−７からのメモリ・データ・ワードのいず
れかの１乃至４バイトがキヤシユ・ストア・ユニ
ツト７５０−３００の８つのレベルの内のアドレ
ス指定された１つのレベルに書込まれることを可
能にする。プロセサ・データに関しては、書込み
信号がスイツチ７５０−１４４からの信号ZONE
０〜３を復号することによつて生成される。メモ
リ・データ・ワードについては、全てのゾーン信
号は２進数１に強制される。その適当なレベルは、メモリ・データ書込みの
場合はトランシツト・プロセサ・バツフア７５０
−１０２からの信号RTBLEV０１００〜２１０
０の状態により確立され、そしてプロセサ・デー
タの書込みの場合はブロツク７５０−５１２の登
録簿回路によつて検出された的中レベルにより確
立される。これ等の信号は、セクシヨン７５０−
９からの信号ENBMEMLEV１００により付勢さ
れる時、復号器回路７５０−３０３により復号さ
れる。読出し動作サイクルの間、８つのブロツク（レ
ベル）の各々の36ビツト・ワードは1/8ZCDスイ
ツチ７５０−３０６へ入力として与えられる。適
当なワードの選択は、セクシヨン７５０−５によ
り生成される１組の的中レベル信号ZCD０１０−
２１０の状態により確立される。これ等の信号
は、ZCDスイツチ７５０−３０６の制御入力端子
に与えられる。図から判るように、選択されたワードは、１対
のレジスタ７５０−３０８及び７５０−３１０、
1/8ZDIスイツチ７５０−３１２、及び1/4ZIBス
イツチ７５０−３１４に与えられる。RIRA及び
RIRBレジスタ７５０−３０８及び７５０−３１
０は、その内容をZIB及びZDIスイツチ７５０−
３１２及び７５０−３１４の異なる位置に与え
る。ZIBスイツチ７５０−３１４はプロセサ７０
０の命令バス（ZIB）に与えられる諸命令を選択
し、一方ZDIスイツチ７５０−３１２はプロセサ
７００のデータ入力バス（ZDI）に与えられるデ
ータ又はオペランドを選択する。キヤシユ７５０−３００から読出された命令ワ
ード信号の付与に加えて、ZIBスイツチ７５０−
３１４は又、セクシヨン７５０−７から受取つた
命令ワード信号をプロセサ７００に与える。ZDI
スイツチ７５０−３１２は又、ZCDINスイツチ
７５０−３０４及びセクシヨン７５０−７から受
取つたデータ信号をプロセサ７００に与える。ス
イツチ７５０−３１４及び７５０−３１２の制御
入力端子に与えられる制御信号〔ZIB０１０−１
１０及び〔ZDI０１０−２１０の状態は、このよ
うなスイツチによりプロセサ７００に転送される
命令及びデータ・ワードのソースを選択する。そ
れら制御信号はセクシヨン７５０−９の諸回路に
よつて生成される。更に詳細に説明すれば、信号〔ZIB０１０−１
１０は、Ｉ FETCH１指令に関する登録簿的中
の検出又はあるブロツクにおける最終ワードに対
するＩ FETCH１指令に続くＩ FETCH２指
令に関する登録簿的中の検出に応答して、第１の
命令転送のためスイツチ７５０−３１４の位置
＃２を選択するよう符号化されている。制御信号
は、Ｉ FETCH１指令又はＩ FETCH２指令
に応答して生成された登録簿的中に続く後続の命
令転送に対してRIRA位置＃１を選択するよう符
号化されている。Ｉ FETCH１又はＩ FETCH２指令が登録
簿失敗を生じる場合、信号〔ZIB０１０．１１０
は、セクシヨン７５０−７から受取る命令ワード
の転送のため、ZIBスイツチ７５０−３１４の位
置＃３を選択するように符号化されている。 ZDIスイツチ７５０−３１２に関しては、ZCD
位置＃１の選択は、登録簿的中の検出と、及び
LDQUAD指令に対して生成された登録簿的中に
応答してRDIBUF／ZDI回線に与えられた信号と
に応答して行なわれる。メモリ・データ・ワード
は、登録簿失敗に続いてスイツチ７５０−３１２
のZDIN位置＃３を介してプロセサ７００に転送
される。主メモリからの命令取出しのためのプロ
セサ７００の保留に続いて、信号〔ZDI０１０−
２１０は、第１の命令をセクシヨン７５０−７に
よる受取り時に転送するためスイツチ７５０−３
１２のZDIN位置を選択するように符号化され
る。残りの命令はZIBスイツチ７５０−３１４を
介して転送される。スイツチ７５０−３１２のZCDIN部分＃２
は、診断目的で使用され、ZADO−Ｂ／RADO回
線からの信号を転送する。ZDIスイツチ７５０−
３１２の残りの部分は表示目的（即ち、位置
RIRB，ZRIB及びRIRA）のために使用される。
又、位置RIRBは、登録簿的中が存在する
LDQUAD指令の場合に、プロセサ７００に対し
てデータ・ワードを転送するために選択される。登録簿及び的中制御セクシヨン７５０−５このセクシヨンは、８レベル制御登録簿７５０
−５００と８レベル・セツト連想アドレス登録簿
７５０−５０２を含んでいる。登録簿７５０−５
０２は128記憶場所を有し、各記憶場所は各レベ
ルに対して14ビツトの連想アドレスを含んでい
る。４位置ZDADスイツチ７５０−５３０は、キ
ヤシユ・ストア・ユニツト７５０−３００に加え
て登録簿７５０−５００及び７５０−５０２をア
ドレス指定するためのランダム・アクセス・メモ
リ（RAM）アドレスを与える。登録簿探索動作サイクルの間、ブロツク７５０
−５２６内の諸回路により生成される信号
SELZDADC０１００−１１００の制御下のスイ
ツチ７５０−５３０はRADO位置０を選択する。
これは、回線RADO２４〜３３からのZAC指令の
14ビツト・アドレス信号をプロセサ７００からの
ZDADスイツチ７５０−５３０の出力端子へ与え
る。これ等の信号は、登録簿７５０−５００及び
７５０−５０２のアドレス入力端子に与えられ
る。探索サイクルの間、８つのブロツク／レベ
ル・アドレスの内容が読出され、１群の８つの比
較回路７５０−５３６乃至７５０−５４３の各々
の１入力として与えられる。各比較回路がそのブ
ロツク／レベル・アドレスをZAC指令のビツト
１０〜２３と比較して、的中状態又は失敗状態を
判断する。回路７５０−５３６乃至７５０−５４
３により生成された結果は、１群のANDゲート
７５０−５４５乃至７５０−５５２の対応する入
力に与えられる。各比較回路は４つのセクシヨン
からなり、その結果はANDゲート７５０−５４
５乃至７５０−５５２の１つにて組合わせられ
る。最終結果の的中信号ZHT０１００乃至ZHT
７１００は、ブロツク７５０−５１２の的中／失
敗回路網へ入力として与えられる。 ZACアドレス信号は又、的中状態が検出され
ない（即ち、７５０−１１２からの信号〔HOLD
−DMEMが２進数零）時、RDADレジスタ７５
０−５３２に保管される。失敗状態を検出した探
索サイクルに続く登録簿割当てサイクルの間、信
号SELZDADC０１００−１００はZDADスイツ
チ７５０−５３０のRDAD位置１を選択する。
又、登録簿探索サイクルが登録簿７５０−５０２
への書込みのため完了した時、RDRINレジスタ
７５０−５１４にはZADO−Ｂ回線１０−２３か
らの14ビツトの連想アドレス信号がロードされ
る。制御登録簿７５０−５００も又128の記憶場所
を有し、その各々は制御情報を記憶するための予
め定めた数のビツト位置を有する。この情報は、
８つのレベルに対するフル／空白（Ｆ／Ｅ）ビツ
ト、及びパリテイ検査ビツト（図示せず）に加え
てラウンド・ロビン（RR）カウント・ビツトを
含む。フル／空白ビツトは、特定の登録簿アドレスが
意味を持つ（即ち、有効である）かどうかを示
す。キヤシユ的中が生じるためには、Ｆ／Ｅビツ
トは２進数１にセツトされねばならない。２進数
零は、空白ブロツク又はその一部の存在を示す。
ラウンド・ロビン・ビツトは、どのブロツクが最
後に置換されたかを示すカウントを与える。この
カウントは、レジスタ７５０−５０６に対するブ
ロツク７５０−５０４の２組のANDゲートの内
の１組を経て読出される時、増分加算器回路７５
０−５０８により１だけ増分されるのが通常であ
る。その結果信号NXTRR０−RR２は、登録簿
７５０−５００に書込まれて置換されるべき次の
ブロツクを識別する。図から判るように、記憶場所のＦ／Ｅビツト内
容は、２位置のZFERセレクタ・スイツチ７５０
−５０６の位置を経て読出され、ブロツク７５０
−５１２の登録簿的中／失敗回路及び的中制御回
路へ入力として与えられる。ZFERスイツチ７５
０−５０６は、１群のＦ／Ｅビツトのどの半部が
的中／失敗表示のためブロツク７５０−５１２の
諸回路により使用されるか、又１群のＦ／Ｅビツ
トのどの半部が代替の的中判断のためこの回路よ
つて使用されるか、を選択する。アドレス・ビツ
ト信号ZDAD３１はスイツチ位置の選択を制御す
る。ブロツク７５０−５１０の諸回路は、多セクシ
ヨン・マルチプレクサ回路を含み、これは的中及
び失敗のデータ・パターンの関数として出力信号
FEDAT０１００及びFEDAT１１００を生成す
る。従つて、これ等の信号はブロツク７５０−５
１２の諸回路からのALTHIT信号に応答してセ
ツトされる。１対の復号器回路７５０−５２０及
び７５０−５２１は、制御登録簿７５０−５００
及びアドレス登録簿７５０−５０２に対する適当
な組の書込み付勢ストローブ信号Ｒ／WFE０１
０−７１０及びＲ／WLVO１０−７１０を生成
するため、レベル情報信号ZLEV０１００−２１
００を復号するよう作用する。このように、レベ
ル（ZLEV）スイツチ７５０−５２２は、Ｆ／Ｅ
ビツトがセツト又はリセツトされるレベルと、及
び新らしいアドレスが登録簿割当て動作サイクル
の間に書込まれるアドレス登録簿７５０−５０２
内のレベルとを制御するよう作用する。図から判るように、ZLEVスイツチ７５０−５
２２の第１の位置は選択される時、登録簿７５０
−５００からの信号OLDRR０１０−２１０をそ
の出力端子に与える。スイツチ７５０−５２２の
第２の位置は、選択される時、レベル・レジスタ
７５０−５２４からの信号RLEVR０−Ｒ２をそ
の出力端子に与える。レベル・レジスタ７５０−
５２４は、ブロツク７５０−５１２の的中／失敗
レベル回路網により生成される的中レベルの最後
のセツトを保管するために使用される。これは、
以降の使用のためその的中レベル値をキヤシユ７
５０の他のセクシヨンへ配分することを可能にす
る（即ち、信号RHITLEV０−２）。スイツチ７５０−５２２の第３の位置は、選択
されると、ブロツク７５０−５１２の諸回路によ
り生成された信号LEVR０〜Ｒ２をその出力端子
に与える。このスイツチ７５０−５２２は、ブロ
ツク７５０−５２６に内蔵される制御フロツプか
らの信号（即ち、信号FBYPCAC及び
DIRBUSY）によつて制御される。図から判るよ
うに、信号RHITLEV０１０−２１０と対応する
レジスタ７５０−５２４に記憶されたレベル信号
の補数は、１群のANDゲートを介してセクシヨ
ン７５０−９内の制御回路に与えられる。探索動作サイクルの間、的中／失敗レベル回路
網は、どのレベル（もし存在すれば）がZACア
ドレスとマツチするアドレスを含むかを検出す
る。マツチする場合、これは信号RAWHIT１０
０を２進数１に強制し、これから符号化回路を介
して的中レベル信号ZCD０１０−２１０及び
HITLEVC７０１０〜７２１０の組を生成する。
これ等信号はＦ／Ｅビツト信号ZFE０１０−７１
０の状態に従つて生成される。即ち、キヤシユ的
中があるレベルで生じるためには、そのＦ／Ｅビ
ツトは２進数１でなければならない。前記の如
く、２進数零は空白ブロツク・レベルの存在を示
す。各符号化回路は、論理式 Li＝_e=0 ^２／_j=0Ｅ ZHTj・ZFEj に従つてレベル信号を生じる構成的に公知の
AND／ORゲート回路を含んでいる。更に、信号
ZCD０１０−２１０も又、命令取出しの間セクシ
ヨン７５０−９により与えられるレベル信号
ZNICLEV０００−２１００から成されることが
できる。ブロツク７５０−５１２は又代替的中回路網を
含み、この回路網は、ラウンド・ロビン割当て信
号C7RR０１００−２１００の代りにレジスタ７
５０−５０４にロードするため代替的中信号
ALTHIT１００及び１組の信号ALTHITLEV０
１００−２１００を生成することによつて、８ワ
ードのブロツクの割当てにも使用できる。本発明
の目的のためには、このような装置は構成上公知
と考えることができる。本願の頭書に列記した米
国特許第3820078号を参照され度い。図から判るように、ブロツク７５０−５１２の
諸回路は他の的中信号HITTOTB１００，
HITTOC７１００，及びHITTOIC１００を生成
する。これ等の信号は、下記の論理式に従つて信
号RAWHIT１００から得られる。即ち、１ HITTOC7100＝RAWHIT100・BYPCAC000 ２ HITTOIC100＝HITTOC7100 ３ HITTOTB100＝RAWHIT100・BYPCAC000
＋PRERD100・BYPCAC100 ブロツク７５０−５１２の諸回路は、ブロツク
７５０−５２６からキヤシユ・バイバス信号
BYPCAC０００及びBYPCAC１００を受取る。
前述の如く、このブロツクは、多数の制御状態フ
ロツプを含み、種々のタイプの指令の処理のため
種々の必要な操作を介してセクシヨン７５０−５
の順序付けを行うための信号を生成する。更に、
ブロツク７５０−５１２は、このような操作の間
必要とされる制御信号を生成するための論理回路
を含む。本発明の目的のため、これ等回路は周知
の方法で構成できる。従つて、本文の記述を簡単
にするため、本発明の動作を理解するために必要
とされる制御状態フロツプ及び制御論理回路につ
いては単に簡単な説明と論理式を示す。制御状態フロツプ FJAM１フロツプは、倍読出し指令に対する登
録簿探索サイクルの終りにおける的中条件に応答
してセツトされる。このフロツプは、レジスタ７
５０−３２内の下位アドレス・ビツトを保持し
て、倍読出し指令の場合にキヤシユ・ストア・ユ
ニツト７５０−３００からの第２ワードのアクセ
スを可能にする。又このフロツプは、単書込み指
令に応答してセツトされて、同じアドレスを１つ
以上のクロツク・インターバル即ちサイクルの間
キヤシユ・ストア・ユニツト７５０−５００に与
えさせるために、ZDADスイツチ７５０−５３０
のRDAD位置を選択する。保留条件（信号
〔HOLDDMEM＝１）の存在しない場合、FJAM
１フロツプは下記の論理式に従つて１サイクルの
間セツト状態を維持する。即ち、 SET・FJAM1＝REQCOMB・RAWHIT・
・（RDDBL＋WRTSNG）＋
・FJAM2＋
HOLDDMEM・FJAM1 フロツプFJAM２は、倍書込み指令に対する登
録簿探索サイクルの終りに的中条件に応答してセ
ツトされる。フロツプFJAM２のセツトは次のク
ロツク・インターバルの終りにフロツプFJAM１
のセツトを惹起する。フロツプFJAM１と共にフ
ロツプFJAM２の制御状態は、データをキヤシ
ユ・ストア・ユニツト７５０−３００に書込むた
めの適当なアドレスを与えるため、ZDADスイツ
チのRDAD位置の選択を惹起する。フロツプFJAM２は又、下記の論理式に従つて
１サイクルの間セツトされた状態を維持する。即
ち、 SET＝FJAM2＝REQCOMBO・RAWHIT・
・WRTDBL＋HOLDDMEM・
FJAM2 フロツプNRMPTC１はZDADスイツチ７５０
−５３０を直接制御し、他の制御状態フロツプに
より生成される信号の状態に従つてセツトされ
る。 NRMPTC１フロツプは、下記の論理式に従つ
て１サイクルの間セツト状態を通常維持する。即
ち、 SET＝NRMPTC1＝（WRTDBL・REQCOMBO・
RAWHIT・）＋FJAM2＋
SETFJAM1＋REQCOMBO・
（RDTYPE・BYPCAC＋RDTYP・
RAWHIT）・（1・2＋
） FDIRASNフロツプは登録簿割当て動作サイク
ルを指定し、このサイクルにおいて、連想アドレ
ス・エントリは失敗状態又は読出しタイプ指令に
対するキヤシユ・バイパス動作の場合にアドレス
登録簿７５０−５００に書込まれる。 FDIRASNフロツプは下記の論理式に従つて１
サイクルの間セツトされる。即ち、 SET＝FDIRASN＝REQCOMBO・RDTYP・
（BYPCAC＋） FICENBフロツプは命令レジスタのロードを付
勢し、下記の論理式に従つて1/2Ｔクロツク・パ
ルスに応答して１サイクルの間セツトされる。即
ち、 SET＝100 FRCICフロツプは下記の論理式に従つて1/2Ｔ
クロツク・パルスに応答して１サイクルの間セツ
トされる。即ち、 SET＝FJAMZNICLEV 制御論理信号１ ALTHIT信号は偽的中状態の存在を表示す
る。 ALTHIT＝ALTLEV0＋ALTLEV1＋……
ALTLFV7 ２信号ALTHITLEV０，ALTHITLEV１及び
ALTHITLEV２は、偽的中状態が生じたレベ
ルを指示する３ビツト・コードを与える。これ
ら信号は下記の如く符号化される。ａ ALTHITLEV0＝ALTLEV4＋ALTLEV5
＋ALTLEV6＋ALTLEV7 ｂ ALTHITLEV1＝ALTLEV2＋ALTLEV3
＋ALTLEV6＋ALTLEV7 ｃ ALTHITLEV2＝ALTLEV1＋ALTLEV3
＋ALTLEV5＋ALTLEV7 ３信号ALTLEV０乃至ALTLEV７は、８つの
レベルの内のどれ（もしあれば）が偽的中状態
を検出したかを表示する。ａ ALTLEV0＝ZHT0・0 ｂ ALTLEV7＝ZHT7・7 ４ DIRADDE信号は、復号器７５０−５２１に
対する付勢信号であり、アドレス登録簿７５０
−５００に与えられる書込みストローブ信号の
生成を可能にする。 DIRADDE＝・FDIRASN ５ DIRBUSY信号は、何時登録薄７５０−５０
０及び７５０−５０２が使用中であるかを示
す。 DIRBUSY＝FLSH＋FJAM2＋FJAM1＋
FDIRASN ６ FEDCODE信号は、復号器７５０−５２０
に対する付勢信号であり、制御登録簿７５０−
５００に与えられる書込みストローブ信号の生
成を可能にする。 FEDCODE＝FDIRASN・７ FORCEBYP信号はキヤシユ・バイパス動作
が生じることを可能にする。 FORCEBYP＝FSKIPRR＋FBYPCAC ８ GSRCH信号は、何時探索動作サイクルが生
じるかを示す。 GSRCH＝・・
９信号HITLEVC７０、HITLEVC７１及び
HITLEVC７２は、的中状態が生じたレベルを
指定する３ビツト・コードを与える。ａ HITLEVC70＝HITLEV4＋HITLEV5＋
HITLEV6＋HITLEV7 ｂ HITLEVC71＝HITLEV2＋HITLEV3＋
HITLEV6＋HITLEV7 ｃ HITLEVC72＝HITLEV1＋HITLEV3＋
HITLEV5＋HITLEV7 10 信号HITLEV０乃至HITLEV７は、８つのレ
ベルの内のどれ（もしあれば）が的中状態を検
出したかを示す。ａ HITLEV0＝ZFE0・ZHT0 ・・・ｂ HITLEV7＝ZFE7・ZHT7 11 RAWHIT信号は的中状態の検出を示す。 RAWHIT＝HITLEV0＋……＋HITLEV7 12 HITTOC７及びHITTOIC信号はそれぞれセ
クシヨン７５０−９内のある回路に対して的中
状態の検出を表示する。 HITTOC7＝HITTOIC＝RAWHIT・ 13 HITTOTB信号は、的中状態又はバイパス・
モードにあるときの先読み指令の検出をトラン
シツト・ブロツク・バツフア回路に対して表示
する。 HITTOTB＝RAWHIT・＋PRERD・
BYPCAC 14 LDRAD信号はRDADレジスタ７５０−５３
２のロードを付勢する。 LDRDAD＝ 15 LDRDRIN信号はRDRINレジスタ７５０−５
１４のロードを付勢する。 LDRDRIN＝FDIRASN 16 信号RDDBLZCDEは、倍読出し指令の場合
にZCDスイツチ７５０−３０６を付勢するため
使用される。 RDDBLZCDE＝・（FDIRASN＋
FJAM1＋FJAM2） 17 REQCOMBO信号はキヤシユ要求の存在を示
す。 REQCOMBO＝・・
〔・DREQCAC 18 ZCD０，ZCD１及びZCD２は、ZCDスイツチ
７５０−３０６の動作を制御するために使用さ
れる。ａ ZCD0＝ZCDL4＋ZCDL5＋ZCDL6＋
ZCDL7＋ZNICLEV0・ZCDICENAB＋
RDDBLL0 ｂ ZCD1＝ZCDL2＋ZCDL3＋ZCDL6＋
ZCDL7＋ZNICLEV1・ZCDICENAB＋
RDDBLL1 ｃ ZCD2＝ZCDL1＋ZCDL3＋ZCDL5＋
ZCDL7＋ZNICLEV2・ZCDICENAB＋
RDDBLL2 但し、ZCDLi項はZCDLEViである。 19 ZFEDATWT１信号は、登録簿７５０−５０
０へＦ／Ｅビツト信号FEDAT０１００及び
FEDAT１１００を書込むために使用されるデ
ータ書込みストローブ信号である。 ZFEDATWT1＝FDIRASN・ZDAD31 20 FEDAT０１００信号は第１のフル／空白ビ
ツトに対応する。 FEDAT0100＝FBYPCAC000＋FALTHIT100 21 FEDAT信号は第２のフル／空白ビツトに対
応する。 FEDAT1100＝FALTHIT100＋FBYPCAC000 22 SELZDADC１信号はZDADスイツチ７５０
−５３０の動作を制御する。 SELZDADC1＝NPMPTC1 23 RWRR信号は、登録簿７５０−７００へRR
ビツト信号を書戻すために使用されるラウン
ド・ロビン書み信号である。 RWRR＝FDIRASN・・復号された異なる指令信号が、プロセサ７００
によつてDMEM回線０〜３に与えられる信号に
応答して復号器回路７５０−５２８により生成さ
れる。復号器回路７５０−５２８はDREQCAC
回線からの信号により付勢される。それら復号さ
れた指令信号（例、WRTDBL，WRTSNG，
PRERD，RDTYPE）は、〔HOLDDMEM，
FSKIPRR００等の他の制御信号及び回線
〔CANCELC及びBYPCACからの信号と共に、ブ
ロツク７５０−５２６の諸回路に入力される。命令バツフア・セクシヨン７５０−７このセクシヨンは、DFC回線からメモリ・デ
ータ及び命令を受取り、これらはそれぞれZDIス
イツチ７５０−３１２及びZIBスイツチ７５０−
３１４を経てプロセサ７００に対し転送される。
メモリ信号は、２位置スイツチ７５０−７００の
１位置を介してRDFSレジスタ７５０−７０２に
ロードされる。失敗状態の結果として取出されたメモリ・デー
タは、受取り時に1/4位置（ZDIN）スイツチ７５
０−７０８の１のRDFS位置＃０を経てZDIスイ
ツチ７５０−３１２に与えられる。ロード・カツ
ド指令の場合には、メモリ・データは、信号
〔LQBUFが２進数１に強制される時、４記憶場
所（LQBUF）バツフア７５０−７０６にロード
される。セクシヨン７５０−１１２からの書込
み／読出しアドレス信号〔WRTBUF０１０−１
１０／〔RDBUF０１０−１１０は、バツフア７
５０−７０６のそれら記憶場所に対するデータの
書込み及びそれからの読出しを制御する。次に、LQBUFバツフア７５０−７０６に記憶
されたメモリ・データは、ZDINスイツチ７５０
−７０８のRLQBUF位置＃２を介してZDIに転送
される。倍読出し指令の場合、その対の偶数ワードが
REVNレジスタ７５０−７１０に転送される。そ
の後、その偶数ワードは、倍奇数読出し指令要求
の実行のため、あるいはプロセサ７００からの
RD−EVEN信号の受取り時に、ZDINスイツチ７
５０−７０８の位置＃１を介してZDIスイツチ７
５０−３１２に転送される。図から判るように、各メモリ・データ・ワード
は又RDFSBレジスタ７５０−７１２にロードさ
れ、その後RADRレジスタ７５０−３２の内容に
より指定されるレベルでZCDINスイツチ７５０
−３０４を介してキヤシユ・ストア・ユニツト７
５０−３００に書込まれる。命令転送の場合、メモリから受取つた各命令
は、１対の命令バツフア７５０−７１５及び７５
０−７１７の指定されたもの（IBUF１／IBUF
２）の４つの記憶場所の１つにロードされる。
IBUF１及びIBUF２バツフア７５０−７１５及
び７５０−７１７は、失敗状態が検出されたＩ
FETCH１又はＩ FETCH２指令に応答してメ
モリからアクセス可能な２つ迄の４ワード・ブロ
ツクを緩衝するために使用される。諸命令は、書込みストローブ信号〔IBUF１／
〔IBUF２の制御下で信号〔WRTBUF０１００−
１１００によつて指定されるIBUF１及びIBUF
２バツフア７５０−７１５及び７５０−７１７の
一方の記憶場所に書込まれる。読出し制御信号
〔RDBUF０１００−１１００は、信号〔ZEXT０
１００−１１００により指定されるIBUF１又は
IBUF２の記憶場所が命令を含む時は常に、プロ
セサ７００に対する転送のためこのような命令の
読出しを付勢する。この命令は、２位置スイツチ
７５０−７２０の位置１又は２、及びZIBスイツ
チ７５０−３１４のZRIBスイツチ位置を介して
プロセサ７００に転送される。 IBUF１及びIBUF２バツフア７５０−７１５
及び７５０−７１７は、出力妥当信号IBUF１Ｖ
１００及びIBUF２Ｖ１００をブロツク７５０−
７２２のIBUFREADY回路に与える。これ等回
路はIBUFRDY回線を２進数１に強制して、アド
レス指定されているＩバツフア（現時命令ブロツ
ク）に少くとも１つの命令があることを示す。図
から判るように、IBUFREDY回路はセクシヨン
７５０−９内の制御回路から入力信号（例、
USETBRDY，IFETCHRDY）を受取る。命令カウンタ・セクシヨン７５０−９このセクシヨンは、２つの命令アドレス・レジ
スタ（RICA／RICB）７５０−９００及び７５
０−９０２の１つにおいて、次のアドレス指定さ
れるべき命令を示すためのキヤシユ・アドレス信
号（２４〜３３）を記憶する。キヤシユ・アドレ
ス信号２４〜３３は、IFETCH１指令がプロセ
サ７００から受取られる時は使用されていない命
令レジスタRICA／RICBにロードされる。この
キヤシユ・アドレスは、４位置ZDADスイツチ７
５０−５３０のRADO位置及び４位置ZICINスイ
ツチ７５０−９０４のZDAD位置＃０を介して転
送される。プロセサ７００が命令をアクセスする度毎に、
２位置ZICスイツチ７５０−９０６の１位置を介
して読出される命令レジスタRICA／BICBの内容
は、増分回路７５０−９０８を介して１だけ増分
される。この増分された内容はZICINスイツチ７
５０−９０４のRNIC位置＃１を介して命令レジ
スタRICA／RICBに戻される。図から判るように、各命令レジスタは、
IFETCH１及びIFETCH２指令に応答して第１
と第２の命令ブロツクを取出すための２つのレベ
ル・フイールドを記憶する。２対のレベル・フイ
ールド信号は４位置のクロスバー・スイツチ７５
０−９１０の異なるスイツチ位置に与えられる。
ブロツク７５０−５１２に入力される選択された
レベル信号ZNICLEV０１００−２１００は、命
令レジスタRICA／RICBにより指定される命令
のアクセスのため、ZCDスイツチ７５０−３０６
の動作を制御するのに使用される。レベル・フイ
ールド信号は、ブロツク７５０−５１２の回路に
より生成される信号HITLEVC７０１００−２１
００と対応する。これ等信号は、登録簿割当て動
作サイクルに続いてそれら命令レジスタの１つに
ロードされる。レベル・フイールド信号に加えて、RICA及び
RICB命令アドレス・レジスタは、必要な程度で
後述する種々の制御目的のため使用される他の信
号を記憶する。 ZDADスイツチ７５０−３５０から入来するキ
ヤシユ・アドレス信号は、別の増分回路７５０−
９１２を介して１だけ増分される。増分されたア
ドレス信号は、AICINスイツチ７５０−９０４の
INC位置＃３を介してRICA／RICB命令レジスタ
にロードされる。このキヤシユ・アドレスの最下
位の２ビツト３２〜３３は、IBUF１又はIBUF
２のアドレス（即ち、信号ZEXT０１００〜１１
００）を与えて、メモリから命令ブロツクを読出
す。スイツチ７５０−９１０の他の出力からの対の
レベル・フイールド信号LEV１及びLEV２は、
１対の比較回路７５０−９１２及び７５０−９１
４に入力される。回路７５０−９１２と７５０−
９１４は、スイツチ７５０−９１０からの現行命
令ブロツクのレベル信号LEV１及びLEV２を、
次に利用可能なブロツクに対するラウンド・ロビ
ン・カウントに対応する入力レベル信号Ｃ７RR
０１００〜２１００と比較する。又、比較回路７
５０−９１２は、入力として、信号Ｃ７RR０１
００〜２１００との比較のためのレベル信号ZIC
０１００〜２１００に加えて、比較のためスイツ
チ７５０−９１０からメモリ・レベル信号
RTBLEV０１００〜２１００及び命令レベル信
号ZNICLEV０１００〜２１００を受取る。キヤ
シユ・アドレス信号は増分回路７５０−９１８に
より４だけ増分され、ブロツク７５０−９１６の
ラウンド・ロビン・スキツプ制御回路に入力され
る。これ等の回路は、内蔵される諸回路による比
較のため、別の対の入力として、入力キヤシユ・
アドレス信号２４〜３０をZDADスイツチ７５０
−５３０から、そして現行命令ブロツクのキヤシ
ユ・アドレス信号をZICスイツチ７５０−９０６
から受取る。キヤシユ・アドレス信号及びレベル信号の対の
比較の結果は、ブロツク７５０−９１６のラウン
ド・ロビン・スキツプ制御回路内の他の回路内で
合成される。復号器回路７５０−９２２からの復
号信号に応答して、ブロツク７５０−９１６の諸
回路は、アドレス指定の競合を避ける出力制御信
号を生成する。これ等回路の動作のこれ以上の論
議については、本文の頭書に示した係属中のM.
G.Poterの米国特許出願「キヤシユ・ユニツト情
報置換装置」を参照されたい。ブロツク７５０−９１６からその出力制御信号
はIC制御ブロツク７５０−９２０の諸回路に入
力される。更に、ブロツク７５０−９２０の制御
回路は、DREQCAC回線からの信号により付勢
される時、復号器回路７５０−９２２による
DMEM回線に与えられた指令信号の復号結果を
受取る。セクシヨン７５０−１及び７５０−５か
らブロツク７５０−９２０へ与えられる他の信号
と共に、ブロツク７５０−９２０の制御回路は、
あるタイプの指令（例、IFETCH１，IFETCH
２及びLDQUAD指令）を処理するための所要の
動作サイクルの間にセクシヨン７５０−９を順序
付けするためのアドレス及び制御信号を生成す
る。ブロツク７５０−９２０は、所要の制御信号を
生成するため多数の制御状態フロツプ及び論理回
路を含む。セクシヨン７５０−５に関して述べた
と同じ理由により、ある状態フロツプ及び制御回
路について簡単な説明及び論理式のみを示す。制御状態フロツプ FABCURLEV1フロツプはRICA／RICB命令レ
ジスタに対する現行レベルを規定する。このフロ
ツプは、下記の論理式に従つてＴクロツク・タイ
ミング信号に応答してセツト及びリセツトされ
る。セツト条件はリセツト条件をオーバーライド
する。FA／FBCURLEVが２進数零である時は
レベル１を選択し、２進数１である時はレベル２
を選択する。 SET＝DECODEIF1・−・
〔・〔・ZDAD08・
ZDAD09・HIT・FATVRIC100／000＋
ZEXT0・ZEXT1・RDIBUF・
HOLDEXECRDIBUF・FA／
FBCURLEV000・・
・・
FACTVRIC100／000・＋ZEXTO・
ZXET1・FLDQUAD・RDIBUF・
・FACTVRIC100／
000・ RESET＝DECODEIF1・・
〔・〔・
FACTVRIC100／000＋
DECODELDQUAD・〔・
〔・FACTVRIC100／000＋
ZEXT0・ZEXT1・・
・1・FA／
PBCMPLEV100・FACTVRIC000／100・
RDIBUF・・ FACTVRICフロツプは現在活動状態の命令レ
ジスタRICA／RICBを規定する。フロツプが２
進数１にセツトされる時はRICAレジスタを指定
し、２進数零の時はRICBレジスタを指定する。
このフロツプは下記論理式に従いＴクロツク・タ
イミング信号に応答してセツト及びリセツトされ
る。＝FACTVRIC・TGLACTVRIC 但しTGLACTVRIC＝DECODEIF1・
〔・〔・
＋FNEWIF1・NOGO FACTVRIC＝・
但
し TGLACTVRIC＝（1＋〔HOLDDMEM
＋〔CANCELC＋FFPIMEIS）・
（1＋） FCPUWRTEQフロツプは、プロセサ・データ
がキヤシユへ書込まれる期間を規定する。このフ
ロツプは下記論理式に従つてＴクロツク・タイミ
ング・パルスに応答してセツト及びセツトされ
る。 SET＝（DECODEWRTSNGL＋
DECODEWRTDBL）・HIT・
〔・〔 RESET＝FWRTDBL・
FDBLMISSフロツプは倍読出しタイプの失敗
状態を規定し、これはデータ回復に続くサイクル
の間ZDIスイツチ７５０−３１２のZDIN位置の選
択のため使用される。このフロツプは下記論理式
に従つてＴクロツク・タイミング・パルスに応答
してセツト及びリセツトされる。 SET＝（DECODERDDBL＋
DECODERDRMT）・〔・
・MISS RESET＝FRDMISS FEVENODDフロツプは、単読出しタイプ失敗
状態が生じる時プロセサ７００が２ワード対のど
のワードを待機中であるかを指示する。このフロ
ツプは又、倍読出しタイプ失敗状態の場合に、そ
れらデータ・ワードがプロセサ７００に戻される
べき順序を規定する。更に、このフロツプは倍読出し的中状態におい
て使用されて第２のデータ・ワードをアクセスす
る。このフロツプは、下記論理式に従つてＴクロ
ツク・タイミング・パルスに応答してセツト及び
リセツトされる。 SET＝（DECODERDSNGL＋DECODEIF1・
FEPIMEIS）・〔・
〔・ZDAD09＋
DECODECODERDDBL・
〔・〔・DSZ1 RESET＝（DECODERDSNGL＋DECODEIF1）・
〔・〔・09
＋DECODERDDBL・〔・
〔・DSZ1＋DECODERDRMT
＋〔・〔 FFPIMEISフロツプは、最終のプロセサ状態が
DMEM回線上のIF1指令が別のEIS記述子に対す
る要求であることを意味するFPIMEIS状態であ
つたこと、を指示する。このフロツプは、下記論
理式に従つてＴクロツク・パルスに応答してセツ
ト及びリセツトされる。 SET＝FPIMEIS RESET＝DECODEIF1・〔・
〔 FHOLDIF1フロツプは、IF1失敗状態の故にプ
ロセサ７００が保留にされている時を定め、それ
により命令がメモリから受取られる時、現行命令
レジスタRICA／RICBがフロツプ
FDATARECOVにより更新され得るようにす
る。このフロツプは下記論理式に従つてＴクロツ
ク・パルスに応答してセツト及びリセツトされ
る。 SET＝DECODEIF1・IFPIMEIS・
〔・〔・MISS RESET＝FNEWIF1・NOGO＋FDATARECOV FINHRDYフロツプは、プロセサ７００がキヤ
シユからRIRA／RIRBにロードされた命令を取
つた時の命令（IC）レベルとメモリ・データ・
レベルとの間に競合が生じる時、プロセサ７００
に対するIBUFRDY条件の通知を禁止するため使
用される。このフロツプは、Ｔクロツク・パルス
に応答してセツトされ、セツト条件が存在しない
時次のＴクロツク・パルスにおいて無条件にリセ
ツトされる。このフロツプは下記論理式に従つて
セツトされる。 SET＝SETIRTERM・READIBUF・
〔・但しSETIRTERM＝CMPDATAICLEV＋
MEMWRTREQ・（ZEXT0・
ZEXT1・IF2・〔＋
DECODEIF1・FFPIMEIS・
FINHRDY） RESET＝ FJAMZNICLEVフロツプは、ブロツクにおけ
る最終ワードを指定しなかつたIF1指令に続い
て、ZCDスイツチ７５０−３０６の制御入力端子
（即ち、信号ZCD０１０〜２１０）に対して次の
命令のレベル信号ZNICLEV０００〜２１００を
与えるよう強制するため使用される。このフロツ
プは、下記論理式に従つてＴクロツク・パルスに
応答してセツトされる。又このフロツプは次のＴ
クロツク・パルスの発生時にリセツトされる。 SET＝DECODEIFI・・HIT
〔・〔CANCELC・
〔・（ZDAD08・ZDAD09） FNEWIF１フロツプは、IF1指令がプロセサ７
００から受取られた後のサイクルを規定する。こ
のフロツプは下記論理式に従つてＴクロツク・パ
ルスに応答して１サイクルの間セツトされる。 SET＝DECODEIF1・FFPIMEIS・
〔・〔 FRDIBUFフロツプは、最後の動作サイクルの
間RDIBUF回線上の信号がプロセサ７００から受
取られたこと、を指示するために使用される。こ
のフロツプは下記論理式に従つてセツトされる。
又このフロツプはセツト条件が存在しないときに
次のサイクルの間リセツトされる。 SET＝RDIBUF・・
FRDMISSフロツプは、読出しタイプ指令に対
する失敗状態の検出時にプロセサ７００の保留を
惹起するため使用される。このフロツプは、下記
論理式に従つてＴクロツク・パルスに応答してセ
ツト及びリセツトされる。 SET＝（DECODERDSNGL＋（DECODEIF1・
）＋DECODERDRMT＋
DECODERDCLR＋
DECODERDDBL）・〔・
〔・MISS RESET＝FDATARECOV＋FNEWIF1・NOGO FRDREQフロツプは、的中状態に対する
RDDBL指令に応答して取出される第２ワードが
キヤシユから読出されるべき時を規定する。この
フロツプは下記論理式に従つてＴクロツク・パル
スに応答してセツト及びリセツトされる。 SET＝DECODERDDBL＋HIT・
〔・〔 RESET＝〔 FDATARECOVフロツプは、IF1指令がブロツ
クにおける最終ワードに対するものでありかつ
IF2指令が取消された時、命令レジスタRICA／
RICBの増分動作を禁止する。このフロツプは下
記論理式に従つてＴクロツク・パルスに応答して
セツト及びリセツトされる。 SET＝DATARECOV・FLASTINST・
〔HOLDDMEM・〔CANCELC＋
DATARECOV・FLASTINST・
〔CANCELC・〔＋
DATARECOV・ RESET＝〔HOLDDMEM・FDATARECOV 制御論理信号１ FA／FBLEV１VAL信号は、RICA／RICB
命令レジスタの第１の妥当ビツト位置の状態を
規定するために使用される。これは下記論理式
に従つてＴクロツク・パルス時にセツトされリ
セツトされる。リセツト条件はセツト条件をオ
ーバーライドする。ａ FA／FBLEV1VALSET＝DECODEIF1・
・〔・
〔・FACTVRIC100／000＋
DECODEIF1・FFPIMEIS・
〔・〔・2
・
FACTVRIC000／100＋
DECODELDQUAD・〔・
〔・FACTVRIC100／000 ｂ FA／FBLEVIVAIRESET〕
DECODEIF1・・
〔・〔・HIT・
ZDAD08・ZDAD09・FACTVRIC100／000＋
ZEXT0・ZEXT1・1・
・・
RDIBUF・・
FACTVRIC000／100・FA／
FBCMPLEV000・＋ZEXT0・
ZEXT1・FLDQUAD・RDIBUF・
・FACTVRIC100／
000・但し、RICA＝＝１、及び RICB＝FACTVRIC＝１２ FA／FBLEV2VAL信号は、RICA／RICB命
令レジスタの第２の妥当ビツト位置の状態を規
定するため使用される。これは下記論理式に従
つてＴクロツク・パルス時にセツト及びリセツ
トされる。ａ FA／FBLEV2VALSET＝DECODEIF2・
〔・〔・
FACTVRIC000／100＋＋
DECODEIF1・FFPIMEIS・
〔・〔・
FACTVRIC000／100・EISIF2 ｂ FA／FBLEV2VALRESET＝
DECODEIF1・・
〔・〔・
FACTVRIC100／000＋
DECODELDQUAD・〔・
〔・FACTVRIC100／000＋
ZEXT0・ZEXT1・1・
・・FA／
FBCURIEV・FACTVRIC000／100・
RDIBUF・・但し、RICA＝＝１、及びRICB＝FACTVRIC＝１３信号〔ZIB０及び〔ZIB１は、キヤシユ７５
０からZIB回線を介してプロセサ７００に対す
る命令転送のためZIBスイツチを制御する。ａ〔ZIB0＝IFETCHRDY・FNEWIF1 ｂ〔ZIB1＝４信号〔ZDI０、〔ZDI１及び〔ZDI２は、キヤ
シユ７５０からZDI回線を介してプロセサ７０
０に対する命令及びデータの転送のためZDIス
イツチを制御する。３ビツト・コードの最上位
ビツトと対応する制御信号〔ZDI０は、位置４
乃至７が表示目的に使用中でない限り２進数零
に割当てられ得る。ａ〔ZDI1＝DATARECOV＋FDBLMISS＋
RDEVEN ｂ〔ZDI2＝・（HITTOIC＋
FRDREQ）５信号〔ZICIN0及び〔ZICIN１は、アドレス信
号をRICA及びRICB命令アドレス・レジスタ
７５０−９００及び７５０−９０２へロードす
るためのZICINスイツチを制御する。ａ〔ZICIN0＝ALTCMD100・FDFN2HT・
〔ｂ〔ZICIN1＝FDFN1HT・FNEWIF1＋
FDFN2HT ６信号ENABRICI及びENABRI２はローデイン
グRICA及びRICBレジスタを付勢するため使
用される。ａ ENABRIC1＝1・FNEWIF1・
・〔・
＋FHOLDIF1・
DATARECOV ｂ ENABRIC2＝FINHRDY・・
DFN2HT 但し＝DFN2T・
〔MEMWRTREQ（ZEXT0・ZEXT1・
EXECIF2・〔＋＋
1＋2）＋

ICLEV〕７信号DATARECOVは、新らしいデータがプ
ロセサのレジスタ（例、RDI又はRBIR）にロ
ードされた時、及びプロセサが解除される時を
規定する。この信号は、セクシヨン７５０−１
のフロツプにより生成され、このフロツプは、
プロセサ７００によりアクセスされることを要
求されたワードを指示するアドレス信号と、キ
ヤシユ・ユニツト７５０に転送されるワードを
示す信号との間の同一比較の検出時にＴクロツ
ク・パルスに応答して２進数１にセツトされ
る。この比較は、信号DATA，MIFS２，MIFS３，MIFS１及
びDATAODDがそれぞれ信号FHT，
FHOLDTB０，FHOLDTB１，RADR３２及
びDOUBLEODDと同じであることを表示す
る。但し、信号FHOLDTB0＝FRDMISS・LDTBVALID・
2・FTBPTR0；信号FHOLDTB1＝FRDMISS・LDTBVALID・
2FTBPTRI；信号DOUBLEODD＝FEVENODD・FDPFS；及
び信号DATA＝FARDA＋FDPFS セクシヨン７５０−１の詳細説明第７ａ図は、セクシヨン７５０−１のブロツク
の個々のものを更に詳細に示す。本発明の理解を
助ける目的のために、第４図の対応する諸要素に
対してできるだけ同じ参照番号を用いたことが判
るであろう。多くの場合、第４図に示した単一ブ
ロツクはその操作の制御のため及び（又は）関連
する制御信号の生成のためのいくつかの群の回路
を含む。従つて、適当な参照番号を有するあるブ
ロツクがセクシヨン７５０−１の異なるブロツク
の一部として含まれる。第７ａ図においてブロツク７５０−１０２のあ
る部分がより詳細に示されることが判る。トラン
シツト・ブロツク・バツフア７５０−１０２は、
読出しカツド・タイプ指令に応答してメモリから
受取つたデータ・ワードを追跡する第１群の回路
を含むように示されていることが判る。これ等回
路は、４ビツト位置レジスタ７５０−１０２０
０、マルチプレクサ回路７５０−１０２０２、複
数個のNANDゲート７５０−１０２０４乃至７５
０−１０２１０、及び復号器回路７５０−１０２
１２からなる複数のクロツク対カウント・フロツ
プを含む。各トランシツト・バツフア記憶場所に
対して１対のカウント・フロツプがあることが判
る。更に、この第１群の回路は、４ビツト位置レジ
スタ７５０−１０２１４から成る複数のクロツク
されたトランシツト・ブロツク妥当フロツプを含
む。各フロツプの２進数１出力は、図示の如く４
対カウント・フロツプの対応する１つに接続され
る。読出しカツド指令に応答して、第１の対のワー
ドがキヤシユ７５０に送られる。この後にギヤツ
プが続き、次いで第２対がキヤシユ７５０に送ら
れる。信号MIFS２１１０及びMIFS３１１０の
状態により指定された通り参照されるトランシツ
ト・ブロツク・バツフア記憶場所と関連する対カ
ウンタ・フロツプは、信号DATAODD１００が
ブロツク７５０−１１４の諸回路により２進数１
に強制される時、Ｔクロツク信号〔CLKT０２２
に応答して第１のANDゲートを介して２進数１
に切換えられる。信号RESETTBV１００は最初
２進数零であり、復号器回路７５０−１０２１２
は、スイツチ７５０−１２８からのMIFS２１１
０及びMIFS３１１０の状態に従つて第１の出力
信号SETPC０１００乃至SETPC３１００の１つ
を強制するように作用する。対カウンタ・フロツプは、２進数１に強制され
ているものと関連するトランシツト・ブロツク妥
当信号により他の入力ANDゲートを介して２進
数１の状態に保持される。復号器回路７５０−１
０６０１により表示即ち、信号IN０１００乃至
IN３１００されるトランシツト・ブロツク妥当
ビツト・フロツプの適当なものが、増分を行うス
イツチングが生じてＴクロツク信号〔CLKT０２
２に応答して信号INCTBIN１００が２進数１の
状態に強制される時、第１のANDゲートを介し
て２進数１にセツトされる。スイツチ７５０−１２８からの信号DMIFS２
１００及びDMIFS３１００の状態に従つてマル
チプレクサ回路７５０−１０２０２は、NANDゲ
ート７５０−１０２０４に与えられるべき４対の
カウント・フロツプの内から適当な２進数１を選
択する。これは、NANDゲート７５０−１０２０
４に信号LASTODD１００を２進数零へ強制させ
る。その結果、NANDゲート７５０−１０２０６
が信号LASTDTAODD０００を２進数１に強制
させることになる。次の対のデータ・ワードが受取られると、これ
は、NANDゲート７５０−１０２０８に信号
DATASGL０００を２進数零へ強制させる。これ
は、更に、NANDゲート７５０−１０２１０にリ
セツト信号RESETTBV１１００を２進数１へ強
制させる。復号器回路７５０−１０２１２は、信
号RESETTBV１００により条件付けられて、４
出力端子４乃至７の１つを２進数１に強制する。
これは、更に、他のANDゲートを介してトラン
シツト・ブロツク（TB）妥当ビツト・フロツプ
の適当な１つをリセツトする。TB妥当フロツプ
はリセツトすると直ちに、これと関連する対カウ
ント・フロツプをその他のANDゲートを介して
リセツトする。このようなスイツチングがＴクロ
ツク信号〔CLKT０２２に応答して生じることが
判るであろう。第７ａ図から判るように、ブロツク７５０−１
０２の第１群の回路は更に、複数のNANDゲート
７５０−１０２１６乃至７５０−１０２２２を含
み、その各々はレジスタ７５０−１０２１４から
２進数１出力の各々を受取るよう接続されてい
る。２進数１出力FTBV０１００乃至FTBV３１
００は又、トランシツト・ブロツク・アドレス比
較回路７５０−１３２乃至７５０−１３６の制御
入力端子に接続される。各NANDゲート７５０−１０２１６乃至７５０
−１０２２２は又、復号器回路７５０−１０６０
１から信号IN０１００乃至IN３１００の各々を
受取るように接続される。これ等ゲートからの出
力はANDゲート７５０−１０２２４に与えられ
る。信号VALID０００乃至VALID３０００は、
トランシツト・ブロツク・レジスタ記憶場所が書
込みに利用可能である時を表示するため使用され
る。即ち、選択されたトランシツト・ブロツク妥
当ビツト・フロツプがリセツト状態にある時、
ANDゲート７５０−１０２２４は信号VALIDIN
０００を２進数１の状態に維持する。 VALIDIN０００信号は、別のAND／NANDゲ
ート７５０−１０２２６を条件付けて、登録簿割
当てが行われていない（即ち、信号
FLDTBVALD０００が２進数１である）時、読
出し指令（即ち信号DREQREAD１００が２進数
１）の場合に、１動作サイクルの第２の半分（即
ち、信号FHT０２０が２進数１）の間、制御信
号〔RTB１００を２進数１に強制する。第７ａ図から判るように、制御信号〔RTB１
００はドライバ回路７５０−１０２２８を介して
復号器回路７５０−１０２３０に与えられる。制
御信号〔RTB１１０は、復号器回路７５０−１
０２３０に出力信号〔RTB０１００乃至〔RTB
３１００の適当な１つを２進数１の状態に強制さ
せる。この適当な１つは、１対のドライバ回路７
５０−１０２３２及び７５０−１０２３４を介し
て与えられる信号FTBDTR０１００及び
FTBPTR１１００の状態により指示されたもの
である。この状態は、更に、トランシツト・ブロ
ツク・レジスタ記憶場所の１つのビツト位置２４
〜３１をRADO回線２４〜３１を介して与えられ
るアドレス信号でフロードさせる。補数信号
〔RTB０００は、指令待ち行列７５０−１０７の
ロードを制御するためブロツク７５０−１０７に
入力される。より詳細に示されたブロツク７５０−１０２の
第２群の回路は、バツフア７５０−１０２のトラ
ンシツト・ブロツク・バツフア・フラグ記憶セク
シヨン７５０−１０２３８を含んでいる。このセ
クシヨンは、バツフア７５０−１０２の図示しな
いセクシヨンと同様に、４×４同時２重読出し／
書込みメモリから構成される。このメモリは、各
ワードが４ビツトの４ワードとして構成される16
ビツト・メモリであり、その内の３ビツトのみを
示してある。これらワードは、情報が記憶場所の
どれかに書込まれると同時にどれか２つの記憶場
所から独立的に読出され得る。信号FTBPTR０
１００及びFTBPTR１１００は書込みアドレス
端子に与えられ、一方読出しアドレスはG1及び
G2端子に与えられたVCC信号により付勢され
る。Ｙビツト記憶場所は、スイツチ７５０−１２
８からの読出しアドレス信号MIFS３１００及び
MIFS２１００の状態に従つて選択される。Ｚビ
ツト記憶場所は、スイツチ７５０−１２８からの
信号DMIF３１００とDMIF２１００の状態に従
つて選択される。これ等の記憶場所は関連性がな
いため、本文ではこれ以上説明しない。上記メモリは構成上周知のものと考えてよく、
例えば、本文記名のものと同じ譲受人に醸渡され
た米国特許第4070657号に記載の回路形態をとる
ものでよい。メモリ・データの受取り時に、信号
MIFS２１００及びMIFS３１００により指定さ
れたトランシツト・ブロツク記憶場所のフラグ・
ビツト内容はＹ出力端子に与えられる。これ等の
信号は図示の如く更にブロツク７５０−１０２、
７５０−１１５及び７５０−１１７に与えられ
る。キヤシユ読出し失敗に対する登録簿割当てサ
イクルのの間、信号FTBPTR０１００及び
FTBPTR１１００により指定されるトランシツ
ト・ブロツク記憶場所のフラグ・ビツト位置に
は、ブロツク７５０−５及び７５０−１１４の諸
回路より生成される信号FORCEBYP０００，
FRDQUAD１００及びFLDQUAD１００がロー
ドされる。又、ブロツク７５０−１０２は更に、トランシ
ツト・ブロツク・バツフア７５０−１０２の動作
と関連した１群の命令取出しフラグ回路を含むこ
とが第７ａ図から判る。これ等の回路は、図の如
く構成された２組の入力ANDゲート７５０−１
０２４０乃至７５０−１０２４３及び７５０−１
０２５０乃至７５０−１０２５３と、１対のマル
チプレクサ・セレクタ回路７５０−１０２５５と
７５０−１０２５６と、IF1及びIF2フラグ記憶
レジスタ７５０−１０２５８と、出力マルチプレ
クサ回路７５０−１０２６０を含む。個々のIF1及びIF2フロツプの２進数１の出力
は、組をなすANDゲート７５０−１０２４０乃
至７５０−１０２４３乃び７５０−１０２５０乃
至７５０−１０２５３の対応するものに接続され
る。これ等のANDゲートは又、ブロツク７５０
−１０６の諸回路から入力信号を受取り、これら
信号は、前述のバツフア７５０−１０２内の異な
るレジスタ記憶場所をアドレス指定するために使
用される入力ポインタ信号FTBPTR００００及
びFTBPTR１０００に応答して生成される。マルチプレクサ回路７５０−１０２５５は、制
御入力として、FIF１ASSIGNフロツプ７５０−
１１４１８からの信号FIF１ASSIGN１００を受
取るよう接続される。マルチプレクサ回路７５０
−１０２５６は、FIF２ASSIGNフロツプ７５０
−１４１０から信号FIF２ASSIGN１００を制御
入力として受取るように接続される。これは、信
号FIF１ASSIGN１００及びFIF２ASSIGN１０
０に応答してレジスタ７５０−１０２５８のIF1
及びIF2フロツプのセツト及び（又は）リセツト
を付勢する。この切替は、制御信号
LDTBVALID１００がANDゲート７５０−１１
４２８を介して２進数１に切換えられる時、トラ
ンシツト・ブロツク・レジスタ記憶場所のロード
の間Ｔクロツク信号〔CLKT０２２に応答して生
じる。レジスタ７５０−１０２５８は、各トランシツ
ト・ブロツク・レジスタ記憶場所に対してIF1及
びIF2フラグ・ビツト位置を含むことが判るであ
ろう。即ち、前記レジスタは、それぞれトランシ
ツト・ブロツク・レジスタ記憶場所０乃至３に対
してフロツプFIF１０，FIF２０乃至FIF１３，
FIF２３を含んでいる。IF1及びIF2フラグ・フロ
ツプからの２進数１出力の各々は、更に出力マル
チプレクサ回路７５０−１０２６０の異なる入力
端子に与えられる。回路７５０−１１４５００は
２つのセクシヨンを含む。このため、ブロツク７
５０−１２８からマルチプレクサ回路７５０−１
０２６０の制御端子へ与えられるDMIFS２１０
０及びDMIFS３１００信号により、IF1及びIF2
フラグ・フロツプの相方からの入力信号を出力と
して選択することが可能になる。更に、この選択
された対の信号は、ブロツク７５０−１１５に与
えられるフラグ信号ZIF１FLG１００及びZIF２
FLG１００を与える。これ等の信号は、IBUF１
及びIBUF２バツフア７５０−７１５及び７５０
−７１７へのメモリ情報の書込みを制御するのに
使用される。更に、信号ZIF１FLG０００とZIF
２FLG０００に対応するマルチプレクサ回路７
５０−１０２６０からの出力の補数は、多セクシ
ヨン比較回路７５０−１１０／７５０−１１４３
５の１対の入力端子に与えられる。マルチプレクサ回路７５０−１０２５５及び７
５０−１０２５６の各々の最終セクシヨンは、ブ
ロツク７５０−１１４に与えられる付勢トランシ
ツト・ブロツク・バツフア準備完了信号
ENABTBRDY１００を生成するために、直列に
接続されていることが判るであろう。図示の如
く、マルチプレクサ回路７５０−１０２５５の最
終セクシヨンの「０」入力端子は電圧VCC（２
進数１を表わす）に接続され、「１」入力端子は
接地（２進数零を表わす）される。マルチプレク
サ回路７５０−１０２５５の最終セクシヨンの出
力端子はマルチプレクサ回路７５０−１０２５６
の最終セクシヨンの「０」入力端子に接続し、
「１」入力端子は接地される。マルチプレクサ回
路７５０−１０２５５と７５０−１０２５６は、
両信号FIF１ASSIGN１００とFIF２ASSIGN１
００が共に２進数零となる命令取出し割当てサイ
クルの完了後にのみ、信号ENABTBRDY１００
を２進数１に強制するよう作用する。従つて、
「０」入力端子は、マルチプレクサ回路７５０−
１０２５５及び７５０−１０２５６によつて出力
として選択され、これは信号ENABTBRDY１０
０を結果的に２進数１に強制させる。これは、前
述の如く信号IBUFRDY１００の不用意な生成を
防止する。第７ａ図から判る如く、トランシツト・バツフ
ア入力ポインタ・ブロツク７５０−１０６の回路
は、クロツクされる２ビツト位置レジスタ７５０
−１０６００及び復号器回路７５０−１０６０１
を含んでいる。レジスタ７５０−１０６００は、
これに関連してNAND／ANDゲート７５０−１
０６０２とカウンタ構成に接続された２入力
AND／ORゲート７５０−１０６０４を有してい
る。即ち、NANDゲート７５０−１０６０２は、
ブロツク７５０−１１４からのロード信号
FLDTBVALD１１１と信号NOGO０２０に応答
して増分信号INCTBIN１００を２進数１に強制
する。これは、レジスタ７５０−１０６００に記
憶されたアドレス値を１だけ増分させる。増分信
号INCTBIN１００はブロツク７５０−１０２の
諸回路に与えられる。レジスタ７５０−１０６００の最上位のビツト
位置は、２進数１に強制されている信号
FTBPTR０１００、又は信号FTBPTR０１０
０，FTBPTR１１００及びFTBPTR０００のい
ずれかに応答して、ゲート７５０−１０６０４を
介して２進数１にセツトされる。信号FTBPTR
００００及びFTBPTR１０００に対応するレジ
スタのビツト位置の補数化された２進数１出力信
号は、復号器回路７５０−１０６０１によつて復
号される。信号FTBPTR００００及びFTBPTR
１０００に応答して回路７５０−１０６０１は、
４対の出力端子の最初の１つを２進数１に強制す
る。指令制御回路ブロツク７５０−１１４は、命令
取出し２探索（FIF２SEARCH）同期Ｄタイ
プ・フロツプ７５０−１１４００を含んでいる。
フロツプ７５０−１１４００は、２入力AND／
ORゲート７５０−１１４０２及びANDゲート７
５０−１１４０４がセツト信号SETIF２
SEARCH１００を２進数１に強制する時、Ｔク
ロツク信号〔CLKT０２０に応答して２進数１の
状態にセツトされる。これは、的中であるIF1指
令か又はIF2指令がIF1割当てサイクルの間プロ
セサ７００から受取られる時に生じる。 IF1指令の場合には、これら保留条件がない
（即ち、ブロツク７５０−１１７からの信号
〔HOLDDMEM０００が２進数１である）こと、
及び登録簿探索が的中を生成し（即ち、信号
HITTOTB１００が２進数１である）所要の命令
ブロツクがキヤシユ・ストア７５０−３００に存
在することを示していること、を前提とする。
IF2指令に関しては、IF1指令に応答して行われ
た失敗があつた登録簿探索に続き登録簿割当てサ
イクルがあつた（即ち、信号FIF１ASSIGN１０
０が２進数１である）こと、を前提とする。前述の状態のいずれにおいても、ゲート７５０
−１１４０２は信号SETIF２TIME１００を２進
数１に強制する。命令取出し指令が転送命令又は
分岐命令により生ぜしめられこれがNOGOでない
（即ち、信号NOGO０３０が２進数１）ものであ
つて指令回線に現在与えられているIF2指令を処
理すべきこと（即ち、２進数１に強制される信号
DREQCAC１１２により表示される）を示す
時、ANDゲート７５０−１１４０４は信号
SETIF２SEARCH１００を２進数１に強制す
る。この状態は、信号〔CANCEL０１２が２進
数１である時にフロツプ７５０−１１４００を２
進数１に切換える。第７ａ図から判るように、フロツプ７５０−１
１４００からの２進数零の出力はブロツク７５０
−１１７の保留回路に入力される。この信号FIF
２SEARCH０００はバツフア回路７５０−１１
４０６により遅延させられ、そして命令取出し２
割当て（IFIF２ASSIGN）フロツプ７５０−１１
４１０の入力NANDゲート７５０−１１４０８の
１入力側に与えられる。この信号FIF２SEARCH０１０は信号EISIF２
０００（非EISタイプ命令を示す）と共に、
NANDゲート７５０−１１４０８をしてFIF２
ASSIGNフロツプ７５０−１１４１０を、ゲート
信号SETBVALID１００及びＴクロツク信号
〔CLKT０２０に応答して２進数１に切換えさせ
る。信号FLDTBVALID１１１が２進数１である
時、このフロツプの状態は他のものと同様に出力
としてゲートされる。信号FLTBVALID１１１は、読出しタイプ命
令（例、IF2）に対して行われた登録簿探索に応
答して生成される失敗状態（即ち、信号
HITTOTB０１０が２進数１）の場合に、AND
ゲート７５０−１１４１２、クロツク・フロツプ
７５０−１１４１４及び遅延バツフア回路７５０
−１１４１６を介して２進数１に切換えられるこ
とが判るであろう。これは、保留条件がない（即
ち、信号〔HOLDDMEM０００が２進数１であ
る）こと、IF2指令の場合に転送NOGOに起因し
なかつた（信号NOGO０２０が２進数１である）
こと、指令回線に対して与えられた読出し指令に
応答してブロツク７５０−１１３の回路により復
号された読出しタイプ動作（即ち、信号
DREQREAD１００が２進数１、但し
DREQREAD１００＝READ１００・DREQCAC
１１２）に対する取消し条件がない（即ち、信号
〔CANCELC０１０が２進数１である）こと、を
前提とする。同様な条件下で、命令取出し１割当て（FIF１
ASSIGN）フロツプ７５０−１１４１８は、失敗
が検出された（即ち、信号SETTBVALID１００
が２進数１）であるIF1指令（即ち、信号IF１１
００が２進数１のとき）に応答して、入力AND
ゲート７５０−１１４２０を介して２進数１に切
換えられる。ロード・トランシツト・バツフア妥
当フロツプ７５０−１１４１４は、信号
SETLDTBVALID１００が２進数零に切換る迄
セツト条件を維持する。２進数零の出力信号
FLDTBVALID０００はブロツク７５０−１０２
の一部として含まれる諸回路に与えられることが
判るであろう。フロツプの他の対は失敗条件の場合に信号
SETLDTBVALID１００に応答してセツトされ
る７５０−１１４２２と７５０−１１４２４であ
る。ロード・カツド・フロツプ７５０−１１４２
４は、DMEM指令回線に与えられる指令が
LDQUAD指令として復号される（即ち、復号器
回路７５０−１１３からの信号LDQUAD１００
が２進数１）時に、２進数１の状態にセツトさ
れ、ZADOB回線に与えられるZAC指令は読出し
カツド動作を要求するように符号化される（例え
ば、２進数１にセツトされている信号ZADOB０
４１００により指定されるIF1，IF2，
LDQUAD，PRERD及びRDSNGLE指令）。 RDQUADフロツプ７５０−１１４２２がAND
ゲート７５０−１１４２６を介して２進数１にセ
ツトされるのは、指令待ち行列ブロツク７５０−
１０７に内蔵された諸回路からの信号CQIN１１
００が２倍精度指令を示す２進数１である（即
ち、信号ZADOBO２１００が２進数１である）
時である。第７ａ図から判るように、ブロツク７５０−１
１４は更に比較器回路７５０−１１４３５を含ん
でいる。この回路は、構成上は周知のものと考え
られ、例えば、米国特許第3955177号に記載され
る回路の形態をとるものでよい。比較器回路７５０−１１４３５は信号
USETBRDY１００及びDATA１００により付勢
される。信号USETBRDY１００は、キヤシユが
IBUF1又はIBUF2バツフアにメモリから命令が
ロードされるのを待機中であることを示す。信号
DATA１００はNANDゲート７５０−１１４３６
により２進数１に強制されて、メモリからの情報
の受取りを示す。比較器回路は２つのセクシヨン
を含む。１つのセクシヨンは、ブロツク７５０−
１０８及び７５０−１０９からの指令待ち行列入
力ポインタ信号と出力ポインタ信号とをそれぞれ
比較する。このセクシヨンは、それらポインタ信
号が等しい時、信号CQCMP１００及びCQBMP
０００をそれぞれ２進数１及び２進数零に強制す
る。このセクシヨンは第４図におけるブロツク７
５０−１１０と対応する。残りのセクシヨンは、入力端子A1，A2及び
B1，B2を比較する、即ち、入力端子A1，A2に与
えられた制御信号〔ZRIB１００，〔ZRIB０１０
を、端子B1，B2に与えられたIFETCH1及び
IFETCH2のフラグ信号ZIF１FLG０００，ZIF２
FLG０００と比較する。これらが等しい時は、
この時メモリから受取る情報がIFETCH1指令又
はIFETCH2指令のいずれかに応答すること、を
示す。制御信号〔ZRIB１００はZRIBスイツチ７
５０−７２０を制御することが判るであろう。入力端子A4，A8は、B4，B8端子に与えられた
信号MIFS１１００及びDATAODD１００に対し
て信号ZEXT０１００，ZEXT１１００を比較す
る。これは、命令バツフア内のアドレス指定され
ている情報が受取つた情報と等しいかどうかを示
す。更に詳しく云えば、信号ZEXT０１００及び
ZEXT１１００は、RIRAレジスタに記憶された
命令の最下位の２ビツト・アドレスからブロツク
７５０−９２０の回路により生成される。このよ
うに、これ等信号は、Ｉバツフア内でアドレス指
定されているワード記憶場所を指示する。信号
MIFS１１００は、ブロツクの第１又は第２の半
部が受取られつゝあるかどうかを指示するよう符
号化される。信号DATAODD１００は、第１の
２ワード対の第１のワード又は第２のワードのい
ずれが受取られつゝあるかを指示する。最後に、比較器回路７５０−１１４３５は、ブ
ロツク７５０−１０２から端子Ａ１６に与えられ
る信号ENABTBRDY１００を端子Ｂ１６に与え
られた２進数１を表わす電圧VCCと比較する。
２組の全ての６信号間の比較一致が存在する場
合、回路７５０−１１４３５はその出力を２進数
１に強制する。この結果、補数出力端子が信号
IBUFCMPR０００を２進数零に強制する。これ
は、ブロツク７５０−７２２に信号IBUFRDY１
００を前述の如く２進数１へ強制させる。更に、セクシヨン７５０−１１４はANDゲー
ト７５０−１１４１７を含む。キヤシユ・サイク
ルの最初の半部（即ち、遅延回路７５０−１１８
１０からの信号FHT１２０が２進数１である）
の間、フロツプFLDTBVALID７５０−１１４１
４が２進数１である時、ANDゲート７５０−１
１４１７は制御信号〔RTB５−８１００を２進
数１に強制する。この信号は、トランシツト・ブ
ロツク・バツフア７５０−１０２のレベル記憶セ
クシヨンに対しクロツク・ストローブ入力として
与えられる。このセクシヨンは、各ワード４ビツ
トの４ワードとして構成された４×４同時２重読
出し／書込み16ビツト・メモリから成り、これ
は、ブロツク７５０−１０２３８のメモリ・デバ
イス、及び書込み指令／データバツフア７５０−
１００並びにブロツク７５０−１０２の36ビツト
読出し指令バツフア・セクシヨンの構成に用いら
れるメモリ・デバイスと同様である。第７ａ図は、データ受取及び制御ブロツク７５
０−１１５が図の如く接続された複数個のNAND
ゲート７５０−１１５００乃至７５０−１１５１
０、及び複数個のANDゲート７５０−１１５１
１乃至７５０−１１５１４を含み、制御ストロー
ブ付勢信号〔LQBUF１００、〔IBUF１１００、
及び〔IBUF２１００と、リセツト・バツフア信
号RESETBUF１００と、書込み制御バツフア信
号〔WRTBUF０１００を生成する。これ等の信
号は、セクシヨン７５０−７のバツフア回路の動
作を制御するために使用される。第７ａ図から判
るように、他の書込み制御バツフア信号
〔WRTBUF１１００は、信号FARDA０１０に応
答してバツフア遅延回路７５０−１１５１５によ
り生成させる。信号〔WRTBUF０１００は、２
入力データ・セレクタ・マルチプレクサ回路７５
０−１２８の出力から得られ、この回路は、レジ
スタ７５０−１２７からの信号RHIFS１１００
又はレジスタ７５０−１２９からの信号RMIFSB
１１００のいずれかを選択する。この選択は、デ
ータ・インターフエース６００の受入れ回線
ARDAから生じた信号FARDA０００の状態に従
つて行われる。この信号FARDA０００の状態に
従つて、マルチプレクサ回路７５０−１２８は、
２組の信号MIFS２１００、MIFS３１００及び
DMIFS２１００、DMIFS３１００を生成し、こ
れらはバツフア７５０−１０２の読出しアドレス
入力側に与えられる。セクシヨン７５０−１１５は又、倍精度
（FDPFSX）Ｄタイプ・フロツプ７５０−１１５
１７を含んでおり、このフロツプは、クロツク信
号〔CLKT０２０に応答して、SIU１００により
DPFS回線からの増巾器回路７５０−１１５１８
を介してANDゲートに与えられる信号PTXDPFS
１００の状態に従つて、第１のANDゲート入力
を介して２進数１にセツトされる。このDPFS回
線は、セツトされるとデータの２ワードがSIU１
００から送られていることを示す。インターフエ
ース６００のARDA回線から増巾器回路７５０−
１１５１９を介して与えられる信号PTXARDA
１００をSIU１００が２進数１に強制する時に、
スイツチングが生じる。ARDA回線は、キヤシユ
７５０により要求された読出しデータがSIU１０
０からのDFS回線上にあることを示す。信号
FARDAを１クロツク期間遅延させるFARDAフ
ロツプの出力は、信号FDPFSX１００と共に第
２の保留ANDゲート入力側に与えられる。
FDPFSXフロツプ７５０−１１５１７は２クロ
ツク期間セツト状態に維持される。即ち、フロツ
プ７５０−１１５１７はSIU応答（DPFS信号）
の数に従つてセツトされる。単読出し指令の場
合、SIUは、各々が１対のワードをもたらす２つ
のSIU応答を生成する。その各場合において、信
号RWRCACFLG１００が２進数１である時、２
ワードのキヤシユへの書込みを許容する。フロツプ７５０−１１５１７の２進数零の出力
は、NAND／ANDゲート７５０−１１５２１に
より反転され、そしてANDゲート７５０−１１
５１２に与えられる前にバツフア遅延回路７５０
−１１５２２により遅延される。反転されない同
じ２進数零の出力は、バツフア遅延回路７５０−
１１５２３により遅延させられ、そしてトランシ
ツト・バツフア７５０−１０２の一部を形成する
トランシツト・バツフア妥当ビツト・レジスタの
ビツト位置の状態をリセツトする諸回路に与えら
れる。更に、倍精度信号FDPF１１０は、ANDゲート
７５０−１１５２４においてバツフア７５０−１
０２のトランシツト・ブロツク・バツフア・フラ
グの記憶部からのキヤシユ書込フラグ信号
RWRTCACFLG１００と合成される。ANDゲー
ト７５０−１１５２４は、キヤシユへのメモリ・
データの書込みを付勢するメモリ書込み要求信号
MEMWRTREQ１００を発生し、この信号は、
セクシヨン７５０−９に送出される（即ち、アド
レス・スイツチの選択を制御する）。第７ａ図から判るように、開始要求制御回路ブ
ロツク７５０−１１６は活動状態出力ポート要求
フロツプ７５０−１１６００を含んでいる。この
フロツプはクロツク式Ｄタイプ・フロツプであ
り、２入力AND／ORゲート回路を含む。フロツ
プ７５０−１１６００は、ブロツク７５０−１１
４が１対の信号ENABSETAOPR１００及び
SETAOPR１００を２進数１に強制する時、クロ
ツク信号〔CLKT０２０に応答して２進数１の状
態にセツトされる。２進数１にセツトされる時、
これは更にインターフエース６００のAOPR回線
をセツトしてデータ転送要求をSIU１００に通知
する。フロツプ７５０−１１６００の２進数零の
側はインバータ回路７５０−１１６０２により反
転され、遅延バツフア回路７５０−１１６０４に
よつて遅延され、そして保留ANDゲートに与え
られる。フロツプ７５０−１１６００は、信号
FARA０２０が２進数零に切換つてSIU１００が
キヤシユ・メモリ要求を受入れることを示すクロ
ツク時間迄、セツトされた状態を維持する。図（第７ａ図（その４））に示す如く、保留制
御ブロツク７５０−１１７は、禁止トランシツ
ト・バツフア的中FINHTBHITフロツプ７５０−
１１７００と、ANDゲート７５０−１１７０２
と、複数個のAND／NANDゲート７５０−１１
７０４乃至７５０−１１７１６を含む。フロツプ
７５０−１１７００は、信号INHTBHIT１００
及びTBHIT１００が２進数１の時、Ｔクロツク
信号〔CLKT０２０に応答して第１入力、AND
ゲート及びNANDゲート７５０−１１７０１を介
して２進数１の状態にセツトされる。NANDゲー
ト７５０−１１７０１は、取消し条件（即ち、信
号〔CANCELC０１２が２進数零）の場合に信号
INHTBHIT１００を２進数１に強制する。フロツプ７５０−１１７００に補数出力側は、
ANDゲート７５０−１１７０２へ１入力として
信号FINHTBHIT０００を与える。ブロツク７５
０−５２６からの登録簿使用中信号DIRBUSY０
００はANDゲート７５０−１１７０２の他の入
力側に与えられる。登録簿が探索を実施していな
い時（即ち、信号DIRBUSY０００が２進数１）
から信号INHTBHIT１００が２進数１である
時、ANDゲート７５０−１１７０２は信号
INHTBACMP０００を２進数１に強制する。こ
れは、更に、ANDゲート７５０−１３６がトラ
ンシツト・ブロツク・アドレス比較信号
TBACMP１００を２進数１に強制する時、ゲー
ト７５０−１１７０４に信号TBHIT１００を２
進数１に強制させる。同時に、ゲート７５０−１
１７０４は信号TBHIT０００を２進数零に強制
する。 AND／NANDゲート７５０−１１７０８乃至
７５０−１１７１０は、信号CPSTOP０００乃
至CPSTOP００３を生成し、これらは保留条件
を示すためプロセツサ７００に送出させる。他の
AND／NANDゲート７５０−１１７１４乃至７
５０−１１７１６は信号〔HOLDDMEM０００
乃至〔HOLDDMEM００３を生成して内部保留
条件を指定し、これによりキヤシユ７５０の他の
セクシヨンがプロセサ７００により指令回線に与
えられた指令を実行することを禁止する。指令保
留条件（即ち、信号HOLDCMD０００が２進数
零）、失敗条件（即ち、信号FRDMTISS０２０が
２進数零）、ブロツク７５０−９１６からのカツ
ド保留条件（即ち、信号HOLDLDQUAD０００
が２進数零）、又はトランシツト・ブロツク的中
条件（即ち、信号TBHIT０００が２進数零）が
存在する時は常に、ゲート７５０−１１７０８乃
至７５０−１１７１０はその各々の出力信号
CPSTOP００３乃至CPSTOP０００を２進数零
に強制し、信号CPSTOP１０３乃至CPSTOP１
００を２進数１に強制する。この状態が更にプロ
セサ７００を動作停止させる。同様な条件下で、信号〔EARLYHOLD０００
を２進数零に強制するANDゲート７５０−１１
７１２により示された探索保留条件（即ち、信号
HOLDSEARCH０００が２進数零）又はキヤシ
ユ保留条件（即ち、信号〔HOLDCCU０００が
２進数零）が加わつて、ゲート７５０−１１７１
４乃至７５０−１１７１６はその各出力信号
〔HOLDDMEM０００乃至〔HOLDDMEM００３
を２進数零に、又信号〔HOLDDMEM１００乃
至〔HOLDDMEM１０３を２進数１に強制す
る。図〔第７ａ図（その１））によれば、ブロツク
７５０−１１８のタイミング回路は2AND／OR
入力回路を備えた同期Ｄタイプ・フロツプ７５０
−１１８００を有する。このフロツプ７５０−１
１８００は、ゲート７５０−１１８０２とインバ
ータ回路７５０−１１８０４を介して半Ｔクロツ
ク信号〔CLKHT１００を受取る。規定Ｔクロツ
ク信号DEFTCLK１１０は１対の遅延バツフア
回路７５０−１１８０６と７５０−１１８０８を
介してそのデータ入力の１つに与えられる。各バ
ツフア回路は５ナノ秒の最小遅延を与える。両信号〔CLKHT１００とDEFTCLK１１０は
共通のタイミング・ソースにより生成される。こ
れ等の信号に応答して、半Ｔフロツプ７５０−１
１８００は、DEFTCLK１１０信号の後縁部で
２進数１の状態に切換る。前記フロツプは次の信
号〔CLKHT１００の発生（後縁部）時に２進数
零の状態に切換る。信号FHT１００及びFHT０００は、フロツプ
７５０−１１８００の２進数１と２進数零の出力
端子から得た信号FHT１２０、FHT０１０及び
FHT０２０に加わつて、セクシヨン７５０−１
の諸回路並びに他のセクシヨン（即ち、７５０−
５、７５０−９、及び７５０−１１４）に配分さ
れる。信号FHT１２０、FHT０２０及びFHT０
１０は、別の対の遅延バツフア回路７５０−１１
８１０と７５０−１１８１２、及びドライバ回路
７５０−１１８１４を介してそれぞれ配分され
る。共通のタイミング・ソースにより生成される
〔CLKT０２０及び〔CLKT０２２の如きＴクロ
ツク信号は、レジスタの種々のフロツプに対して
その「生の」形態で配分される。1/2Ｔクロツク
信号を生じる必要がある時、1/2Ｔクロツク信号
〔CLKHT０２０は、フロツプ又はレジスタの入
力側にて1/2Ｔ規定信号（FHT１００）でゲート
される。信号FHT１００の状態は１つのＴサイ
クルの第１と第２の半部を規定するために使用さ
れる。信号FHT１００が２進数１である時、こ
れはＴクロツク・サイクルの第１の半部に対応す
る時間インターバルを規定する。逆に、信号
FHT１００が２進数零の時、これはＴクロツ
ク・サイクルの第２の半部に対応する時間インタ
ーバルを規定する。本発明の目的のためにはデータ回復回路は構成
上公知のものと考えられ、例えば引用した米国特
許出願に記載した回路の形態をとつてもよい。こ
れ等の回路は、データがプロセサのレジスタにス
トローブされつゝあることを示す信号で1/2Ｔク
ロツク信号FHT０００を「AND」することによ
り、プロセサ７００に送出するためのデータ回復
信号を生成する。これは、このようなデータがプ
ロセサのレジスタに記憶されつゝあるＴクロツ
ク・サイクルの第２の半部においてのみデータ回
復信号を生成せせる。セクシヨン７５０−５及び７５０−９の場合に
は、信号FHT１００は前述の如く他のタイミン
グ・フロツプ及び制御フロツプのスイツチングを
制御するために使用される。セクシヨン７５０−３の詳細説明第７ｂ図は更に詳細にセクシヨン７５０−３の
ブロツクの特定のものを示している。できる限り
対応する参照番号を使用してある。第７ｂ図においては、ブロツク７５０−３０３
の復号器回路は、復号器回路７５０−３０３００
を含み、これはブロツク７５０−９２０の諸回路
からの信号ENBMEMLEV１００により動作する
ように付勢される。復号器回路７５０−３０３０
０の非反転出力端子からの信号は、第１のマルチ
プレクサ回路７５０−３０３０２の入力端子に与
えられる。反転出力端子の信号は第２のマルチプ
レクサ回路７５０−３０３０４の入力端子に与え
られる。マルチプレクサ回路７５０−３０３０２
は常に動作が可能な状態におかれるが、マルチプ
レクサ回路７５０−３０３０４は、信号
ENABDR１１００がブロツク７５０−９２０の
諸回路により２進数１に強制される時にのみ付勢
される。両マルチプレクサ回路の「０」位置が常
に選択されることを前提にする。２組の制御信号〔ZADR０１１００乃至
〔ZADR７１１００と信号〔ZADR００１００乃至
〔ZADR７０１００の予め定められた組合せが、
図の如く８つのクロスバー・アドレス選択スイツ
チ７５０−３０２ａ乃至７５０−３０２ｎの各々
の制御入力端子に与えられる。各クロスバー・ス
イツチは多数のセクシヨンを含み、各セクシヨン
はセクシヨン間の太線により示される３つの部分
を有する。簡単のため、各スイツチの多数のセク
シヨンは続けて示してある。また、簡単のため、
各セクシヨンの制御部は、このスイツチを構成す
るのに必要な全てのセクシヨンに対して同じもの
であるため、唯１回のみ示してある。図から判るように、対の制御信号〔ZADR００
１００、〔ZADR０１１００乃至〔ZADR７０１０
０、〔ZADR７１１００の状態に従つて、３つの
ソースの１つからの信号は同時に各組のＷ，Ｘ，
Ｙ及びＺの端子へ与えられる。セクシヨン７５０−５の詳細説明第７ｃ図は、前に述べた如くセクシヨン７５０
−５の諸ブロツクの特定のものを更に詳細に示
す。できる限り対応する参照番号を用いてある。第７ｃ図においては、ブロツク７５０−５１２
の登録簿的中／失敗制御回路は、符号器回路網を
含んでおり、これは、複数個のNANDゲート７５
０−５１２００乃至７５０−５１２２０及び複数
個の増巾器回路７５０−５１２２４乃至７５０−
５１２２８からなる。これ等のNANDゲート回路
は、ブロツク７５０−５０６からの信号ZFE１１
００乃至ZFE７１００の組と、ブロツク７５０−
５４６乃至７５０−５５２からの信号ZHT１１
００乃至ZHT７１００の組を、スイツチ７５０
−３０６の動作を制御するための３ビツト・コー
ドに符号化する、ように接続されている。信号GSRCH１００はブロツク７５０−５２６
の諸回路によつて生成される。説明するように、
この信号はＴクロツク・サイクルの第２の半部に
おいてのみ２進数１に強制される。このように、
NANDゲート７５０−５１２００乃至７５０−５
１２０８の１つからの出力はそのインターバルの
間にのみ生成される。詳細には、フル／空白ビツ
トの状態により指定される的中信号は、信号
ZCDLEV１０００乃至ZCDLEV７０００の１つ
を２進数零の状態に強制させる。これは更に、適
当な３ビツト・コードを生成するようにNANDゲ
ート７５０−５１２１６乃至７５０−５１２２０
を条件付ける。ブロツク７５０−５２６の諸回路により更に生
成される信号ZCDICENAB１００は、Ｔクロツク
サイクルの第１の半部の間のみ２進数１に強制さ
れる。このように、NANDゲート７５０−５１２
１０乃至７５０−５１２１４からの出力はこのイ
ンターバルの間においてのみ生成される。即ち、
ブロツク７５０−９１０からの命令アドレス・レ
ベル信号ZNICLEV０１００乃至ZNICLEV２１０
０は、信号ICL００００乃至ICL２０００を発生
し、これら信号は、更に信号ZCD０１００乃至
ZCD２１００を発生する。信号ZCD０１００乃至
ZCD２１００はZNICLEVO１００乃至ZNICLEV
２１００に対応していることが判る。信号RDDBLL００００乃至RDDBLL２０００
は、倍読出し指令に対して第２の動作サイクルを
規定するため使用される。従つて、信号
RDDBLL００００乃至RDDBLL２０００のいず
れかが２進数零の状態にある時、この状態は信号
ZCD０１００乃至ZCD２１００の対応する１つを
２進数１に強制する。信号ZCD０１００乃至ZCD２１００は、増巾器
ドライバ回路７５０−５１２２４乃至７５０−５
１１１８の対応するものの異なる入力側に与えら
れる。これ等回路は、制御信号〔ZCD０１００乃
至〔ZCD２１００をスイツチ７５０−３０６の制
御端子に与える。第７ｃ図において更に詳細に示される次のブロ
ツクはブロツク７５０−５２６である。前述の如
く、ブロツク７５０−５２６は多数の登録簿制御
フロツプを含む。図示の制御状態フロツプは、登
録簿割当て（FDIRASN）制御状態フロツプ７５
０−５２６００と、レジスタ７５０−６２６１０
の複数のタイミングフロツプを含む。フロツプ７５０−５２６００はクロツク式Ｄタ
イプ・フロツプであり、これは、読出しタイプの
指令（即ち、RDTYP１００が２進数１）に対す
る指令要求（即ち、信号REQCOMB０１００が
２進数１）の場合に、プロセサ７００がキヤシユ
７５０ではなくメモリからデータを要求する（即
ち、信号BYPCAC１１０が２進数１）時、第１
の入力ANDゲートを介して２進数１にセツトさ
れる。更に詳細に述べれば、保留条件の不在（即
ち、ANDゲート７５０−５２６０２を介して与
えられる信号HOLD０００は２進数１）、GO転送
の不在（即ち、信号NOGO０２１が２進数１）、
取消し条件の不在（即ち、信号CANCELC０１０
が２進数１）で、かつプロセサ７００が要求を通
知した（即ち、信号DREQCAC１１１が２進数
１）場合、ANDゲート７５０−５２６０４は信
号REQCOMB０１００を２進数１に強制する。 ANDゲート７５０−５２６００６が信号
SETONBYP１００を２進数１に強制するのは、
読出しタイプの場合に、プロセサ７００がバイパ
ス・キヤシユ信号BYPCAC１１０を２進数１に
強制する時、かつ復号器回路７５０−５２８が信
号RDTYP１００を２進数１に強制する時、であ
る。その結果として、FDIRASNフロツプ７５０
−５２６０６は、登録簿割当て動作サイクルを指
定するため２進数１に切換る。フロツプ７５０−５２６００は又、第２の入力
ANDゲートを介して２進数１にセツトされる
が、これは、指令要求の場合（即ち、信号
REQCOMB０１００が２進数１）に、失敗条件
が読出されるよう要求されたブロツクについて検
出される。（即ち、信号SETONMISS１００が２
進数１）時である。信号SETONMISS１００が
ANDゲート７５０−５２６０８によつて２進数
１に強制されるのは、信号RDTYP１００が２進
数１であり、かつブロツク７５０−５１２からの
信号RAWHIT０００が２進数１の時である。フ
ロツプ７５０−５２６００は、２つの入力AND
ゲートからのセツト出力信号が存在しない場合、
共通ソースから生成されたクロツク信号
〔CLOCK１１２の発生時に、２進数零の状態に
リセツトされる。レジスタ７５０−５２６１０の第１のフロツプ
（FICENAB）は、命令又はオペランドがキヤシ
ユ７５０から取出される時、Ｔクロツク・サイク
ル内の時間インターバルを規定するため使用され
る。このフロツプは、ブロツク７５０−１１２のタ
イミング回路により生成された信号FHT１００
が２進数１である時、クロツク信号〔CLOCKD
１２０に応答して第１のANDゲートを介して２
進数１の状態に切換えられる。共通のタイミン
グ・ソースからのクロツク信号〔CLOCKD１２
０は、ANDゲート７５０−５２６１２とインバ
ータ回路７５０−５２６１４を介して与えられ
る。フロツプFICENABは、信号FHT１００が２
進数零に切換えられた時、次のクロツク信号時に
リセツトする。レジスタ７５０−５２６１０の第２のフロツプ
は、使用されて、１命令ブロツク内の最終ワード
を指定しなかつたIF1指令に起因する特殊条件の
結果として、キヤシユ７５０からオペランド（命
令ではない）が取出されつゝある時間インターバ
ルを規定する。信号FJAMZNICLEV０００が２
進数１である時、FRCICフロツプは、クロツク
信号〔CLOCKD１２０に応答して第１の入力
ANDゲートを介して２進数１に切換えられる。
信号FJAMZNICLEV０００が２進数零に切換え
られた時、FRCICフロツプは次のクロツク・パ
ルス時にリセツトする。図示の如く、フロツプFICENABの２進数零出
力端子における信号は、ゲート半Ｔクロツク信号
GATEHFTCHLK１１０に対応し、ブロツク７
５０−９２０の諸回路に配分される。信号FICENAB０００は、ANDゲート７５０−
５２６１６内の信号FRCI０００と信号
RDDBLZCDE０００と合成されて信号GSRCH１
００を生じる。信号RDDBLZCDE０００は復号
器回路からのものである。このゲートは、倍読出
し指令（即ち、信号RDDBLZCDE０００が２進
数１）の場合を除いて、Ｔクロツク・サイクルの
第２の半部の間オペランドが取出されつゝある
（即ち、信号FICENABLE０００が２進数１）
時、信号GSRCH１００を２進数１に強制する。 FICENAフロツプの２進数零出力は、NANDゲ
ート７５０−５２６１８内の信号FRCIC０００
と組合わされる。NANDゲート７５０−５２６１
８は、第１の半Ｔインターバルの間命令が取出さ
れている（即ち、信号FICENAB０００が２進数
零）時、あるいは前記のタイプIF1指令（即ち、
信号FRCIC０００が２進数零）の場合に、信号
ZCDINCENAB１００を２進数１に強制するよう
作用する。ブロツク７５０−５２６の諸回路は更に、図示
（第７Ｃ図（その３））の如く接続されたNANDゲ
ート７５０−５２６２０と、複数個のANDゲー
ト７５０−５２６２２乃至７５０−５２６２８を
含んでいる。これ等回路は、復号器回路７５０−
５２１の動作を制御するため第１付勢制御信号
DIRADDE１００を生成する。更に、これ等は、
ブロツク７５０−５２０の復号器回路７５０−５
２０００の動作を制御するため第２付勢制御信号
FEDCODE１００を生成する。更に詳細に述べれば、登録簿割当てサイクルの
間（即ち、信号FDIRASN１００が２進数１）転
送NOGO条件がない場合（即ち、信号NOGO０２
１が２進数１）、ANDゲート７５０−５２６２６
は信号DIRNOGO１００を２進数１に強制する。
ブロツク７５０−９１６の回路からの信号
FSKIPRR０００が２進数１である時、ANDゲー
ト７５０−５２６２８に信号DIRADDE１００を
２進数１に強制させ、これが復号器回路７５０−
５２１を動作するよう付勢する。信号DIRNOGO
１００又はFSKIPRR０００のいずれかが２進数
零に強制される時、これはANDゲート７５０−
５２６２８に信号DIRADDE１００を２進数零に
強制させ、ことにより復号器回路７５０−５２１
を消勢する。同じ条件下で、ANDゲート７５０−５２６２
４は信号FEDCODE１００を２進数１に強制
し、この状態が復号器回路７５０−５２０００を
動作付勢する。ANDゲート７５０−５２６３０
は、両信号FSKIPRR０００とFBYPCAC００が
２進数１である時、信号FORCEBYP０００を２
進数１に強制させる。信号FORCEBYP０００は
ブロツク７５０−１０２のトランシツト・ブロツ
ク・フラグ・セクシヨンに与えられる。信号
FBYPCAC０００は、プロセサ７００により回線
BYPCACに与えられた信号に応じて周知の方法
で生成される。この信号は図示しないフロツプ内
に記憶され、その２進数零の出力が信号
FBYPCAC０００に対応する。図に示す如く、ブロツク７５０−５２０の諸回
路は、復号器回路７５０−５２０００と、１対の
マルチプレクサ回路７５０−５２００２と７５０
−５２００４を含む。これは、通常マルチプレク
サ回路７５０−５２００２及び７５０−５２００
４の「０」入力端子に与えられる信号が出力とし
て与えられるべく選択される（即ち、Ｇ入力に与
えられる信号は２進数零）こと、を前提とする。
従つて、復号器回路７５０−５２０００が付勢さ
れる時、出力信号FED０１００乃至FED７１０
０は、クロツク信号〔CLOCK０００に応答して
信号RWFE０１００乃至RWFE７１００の生成
をもたらすことになる。第７ｃ図は又、レジスタ７５０−５０４を詳細
に示し、クロツク式４段レジスタ７５０−５０４
００と、複数個の増巾回路７５０−５０４０２乃
至７５０−５０４１２を含む。レジスタ７５０−
５０４００はＤタイプ・フロツプを含み、その最
初の３つはラウンド・ロビン信号OLDRR０１０
０乃至OLDRR２１００を記憶するように接続さ
れている。第４のフロツプは、ブロツク７５０−
５６２の諸回路（図示せず）により検出された代
替的中条件の存在を示すよう接続されている。即
ち。このフロツプは、信号ALTHIT１００が２
進数１の時２進数１の状態にセツトされる。レジスタ７５０―５０４００の諸フロツプは、
信号FDIRASN０００が実施中（的中条件）の登
録簿割当てサイクルがないことを示す２進数１で
ある時、クロツク信号〔CLOCK１１２応答して
付勢されるだけである。参照されているブロツクの半部において検出さ
れた的中条件の場合、信号ALTHIT０００は２
進数零に強制される。これにより、レジスタ７５
０−５０４００の最初の３つのフロツプには、ブ
ロツク７５０−５００からのラウンド・ロビン信
号RR０１００乃至RR２１００が第１組の入力
ANDゲートを介してロードされる。参照中のブ
ロツクの他の半部（代替）に的中条件が検出され
る時は、ブロツク７５０−５１２の諸回路が信号
ALTHIT１００を２進数１に強制する。このた
め、それら３つのフロツプには、ブロツク７５０
−５１２の諸回路により生成された代替レベル信
号ALTHITLEV０１００乃至ALTHITLEV２１
００が第２組の入力ANDゲートを介してロード
される。レジスタ７５０−５０４００の２進数１の信号
は、トランシツト・バツフア７５０−１０２にお
ける記憶のため増巾器ドライバ回路７５０−５０
４０２乃至７５０−５０４０６へ入力される。同
じ信号がブロツク７５０−５０８の１つの加算回
路のＡオペランド入力端子に与えられる。この加
算回路は、そのC1端子に与えられた２進数１を
介して信号OLDRR０１００乃至OLDRR２１０
０を１だけ加算即ち増分する。Ｆ出力端子に生成
された和信号NXTRR０１００乃至NXTRR２１
００は、制御登録簿７５０−５００のラウンド・
ロビン・セクシヨンに書込まれる。最後に、信号OLDRR０１００乃至OLDRR２
１００は、第７ｅ図の命令アドレス・レジスタ７
５０−９００及び７５０−９０２の１つに記憶す
るため、別の組の増巾器ドライバ回路７５０−５
０４０８乃至７５０−５０４１２に入力される。セクシヨン７５０−７の詳細説明第７ｄ図はセクシヨン７５０−７のブロツクを
個々に詳細に示している。第７ｄ図から判るよう
に、ブロツク７５０−７２２は、複数個の直列接
続のNANDゲート７５０−７２２３０乃至７５０
−７２２３４を含む。NANDゲート７５０−７２
２３０及び７５０−７２２３１は、Ｉバツフア７
５０−７１５，７５０−７１７及びブロツク７５
０−９２０から、命令バツフア妥当信号及び命令
制御信号IBUF１Ｖ１００、〔ZRIB０１０及び
IBUF２Ｖ１００、〔ZRIB１００を受取るように
接続されている。IBUF１Ｖ１００及びIBUF２
Ｖ１００信号は、情報がロードされている命令バ
ツフアを示す。即ち、信号IBUF１Ｖ１００が２
進数１であれば、これはＩバツフア７５０−７１
５がロードされることを指示する。信号IBUF２
Ｖ１００が２進数１である時は、これはＩバツフ
ア７５０−７１７に命令ワードがロードされるこ
とを指示する。制御信号〔ZRIB０１０及び〔ZRIB１００はど
の命令バツフア妥当ビツトが検査されるかを指定
し、これはアドレス指定されている命令バツフア
に対応する。即ち、信号〔ZRIB０１０が２進数
１である時、IBUF１妥当ビツトがブロツク７５
０−９２０の諸回路により指定される。信号
〔ZRIB１００が２進数１である時は、IBUF２妥
当ビツトを指定する。信号IBUF１RDY０００又
はIBUF２RDY０００のどちらかが２進数零に強
制されると、NANDゲート７５０−７２２３２は
信号TBIBUFRDY１００を準備完了条件を示す
２進数１に強制する。ブロツク７５０−９２０の諸回路は、適当なＩ
バツフア妥当ビツトのスイツチング続いて付勢信
号USETBRDY１００を２進数１に強制する。こ
れは、NANDゲート７５０−７２２３３に信号
TBRDY０００を２進数零へ強制させる。その結
果NANDゲート７５０−７２２３４はIBUFRDY
１００を２進数１に強制して準備完了条件を通知
する。又、命令取出し準備完了信号IFETCHRDY０
００がブロツク７５０−９２０の回路により２進
数零に強制される時、NANDゲート７５０−７２
２３４はIBUFRDY１００信号を２進数１に強制
することも判ろう。信号IFETCHRDY０００
は、命令がキヤシユ内のブロツクから取出される
時を除いて、２進数１である。最後に、NANDゲ
ート７５０−７２２３４は、命令バツフア比較信
号IBUFCMPR０００が比較回路７５０−１１４
３５により２進数１に強制される時、信号
IBUFRDY１００を２進数１に強制する。セクシヨン７５０−９の詳細説明第７ｅ図はセクシヨン７５０−９のブロツクの
特定のブロツクを詳細に示している。できる限り
対応する参照番号を使用してある。第７ｅ図において、ブロツク７５０−９２０
は、ブロツク７５０−９２００の第１群の回路を
含み、４組の書込み制御信号WRT００１００乃
至WRT７０１００、WRT０１１００乃至WRT
７１１００、WRT０２１１０乃至WRT７２１０
０、及びWRT０３１００乃至WRT７３１００を
生成する。第７ｅ図から判るように、これ等回路
は、１対のマルチプレクサ回路７５０−９２００
２及び７５０−９２００４、レジスタ７５０−９
２００６、及び４つの８進複号器回路７５０−９
２００８乃至７５０−９２０１４を含み、図の如
く接続されている。マルチプレクサ回路７５０−９２００２は、
「０」入力端子組に与えられたブロツク７５０−
５１２からの信号RHITLEV０１００乃至
RHITLEV２１００及び「１」入力端子組に与え
られた信号RTBLEV０１００乃至RTBLEV２１
００を有する。制御端子Ｇ０／Ｇ１に与えられた
信号FDFN２HT１００が２進数零であるＴサイ
クルの第１の半部の間、信号RHITLEV０１００
乃至RHITLEV２１００が出力端子に与えられ
る。これ等は、Ｔクロツク信号〔CLKHT０２に
応答してレジスタ７５０−９２００６の最初の３
つのフロツプにクロツクされる。これは、Ｔクロ
ツク・サイクルの第２の半部の間にプロセサのオ
ペランドをキヤシユ７５０−３００に書込むこと
を可能とする。信号FDFN２HT１００が２進数
１に強制されるＴサイクルの第２の半部の間、信
号RTBLEV０１００乃至RTBLEV２１００はＴ
クロツク信号〔CLKHT０２に応答してレジスタ
７５０−９２００６にクロツクされる。これは、
次のサイクルの第１の半部の間メモリ・データが
キヤシユ７５０−３００に書込まれるのを可能に
する。第２のマルチプレクサ回路７５０−９２００４
は、その「０」入力端子組にスイツチ７５０−１
４４からの信号ZONE０１００乃至ZONE３１０
０が与えられ、ブロツク７５０−１１２からの信
号MHMWRTREQ１００が「１」入力端子組に
与えられる。信号FDFN２HT１００が２進数零
である時、信号ZONE０１００乃至ZONE３１０
０は出力端子に与えられる。これ等はＴクロツク
信号〔CLKHT０２に応答してレジスタ７５０−
９２００６の最後の３つのフロツプにクロツクさ
れる。Ｔクロツク・サイクルの第１の半部の間、
NANDゲート７５０−９２００５は信号
ENABWRT１００を２進数１に強制し、これが
前にロードされた信号を出力端子へ与えるのを付
勢する。これは、プロセサ・データをキヤシユの
指定レベルに書込む時、どのオペランド・バイト
が更新されるべきかを指定する際にプロセサのゾ
ーン・ビツトが使用されるようにする。信号
FDFN２HT１００が２進数１に強制される時、
信号MEMWRTREQ１００がレジスタ７５０−
９２００６にクロツクされる。これは、全てのゾ
ーン・ビツトを２進数１に強制させ、これにより
次のＴクロツク・サイクルの第１の半部の間メモ
リから受取る各データ・ワードの全バイトがキヤ
シユの指定されたレベルに書込まれるようにす
る。第７ｅ図から判るように、信号RENBWRT０
１００乃至RENBWRT３１００の個々のものが
８進復号器回路７５０−９２００８及至７５０−
９２０１４の付勢入力端子に与えられる。信号
RWRTLEV０１００乃至RWRTLEV２１００
は、８進復号器回路７５０−９２００８乃至７５
０−９２０１４の各々の入力端子に与えられる。ブロツク７５０−９２０は、ブロツク７５０−
９２０２０の第２群の回路を含んでいる。この回
路は、ブロツク７５０−９２０００の回路に与え
られる半Ｔクロツク信号と、ブロツク７５０−３
０３の回路に与えられる付勢メモリ・レベル信号
ENABMEMLEV１００及び付勢アドレス信号
ENADR１１００を生成する。これ等は又、レジ
スタ７５０−３０８及び７５０−３１０に与えら
れる制御信号〔RIRA１００及び〔RIRB１００
に加えて、命令アドレス・レジスタ７５０−９０
０及び７５０−９０２の回路に与えられる制御信
号の組〔ZIC０１０、〔ZIC１１０及び〔RICA１
００、〔RICB１００を生成する。ブロツク７５０−９２０２０の諸回路と、レジ
スタ７５０−９２０２２の１対の半規定フロツプ
と、レジスタ７５０−９２０２４の１群の３つの
制御フロツプと、クロツク式フロツプ７５０−９
２０２６を含む。これ等回路は又、多数のAND
ゲート、NANDゲート、AND／NANDゲート、
及びAND／ORゲート７５０−９２０３０乃至７
５０−９２０４１を含む。直列接続されたAND／NANDゲート７５０−
９２０３０、AND／ORゲート７５０−９２０３
２、及びANDゲート７５０−９２０３４及び７
５０−９２０３５は、７５０−９１６からの信号
FLDQUAD１００と、プロセサ７００からの信
号FWFIDESC０１０と、レジスタ７５０−９２
０２４からの信号FACTVRIC０００及び
FACTVRIC１００に応答して、制御信号〔ZIC
０００、〔ZIC０１０及び〔ZIC１１０を生成す
る。これ等の信号は、ZICスイツチ７５０−９０
６の動作、及びレジスタ７５０−９００及び７５
０−９０２の種々のセクシヨン（例、レベル妥当
ビツト記憶及びレベル・ビツト記憶）及びこれと
関連するレジスタを制御するために使用される。直列接続されたANDゲート７５０−９２０３
６と、AND／NANDゲート７５０−９２０３７
と、NANDゲート７５０−９２０３８乃至７５０
−９２０４１は、レジスタストローブ信号
〔RICA１００及び〔RICB１００を生成するよう
動作する。これ等の信号はレジスタ７５０−９０
０及び７５０−９０２のローデイングを制御す
る。ANDゲート７５０−９２０３６が信号
VALRDIBUF１００を２進数１にするのは、読
出し指令の場合に的中条件が検出され（即ち、信
号FRDMISS０００が２進数１である）、転送が
GOであり（即ち、信号NOGO ０２０が２進数
１）、ブロツク７５０−９１２の比較回路からの
信号CMPDATA／ICLEV０００が２進数１であ
る時である。信号FRDMISS０００は、フロツプ（図示せ
ず）の２進数零の出力から得られ、これは前記の
如く下記論理式に従つてセツトされる。即ち、 FRDMISS＝（RDCMD・〔・
・〔）図示しない諸回路により生成される信号
GOODFTCHA１００及びGOODFTCHB１００
は、RICAレジスタ７５０−９００又はRICBレ
ジスタ７５０−９０２がその時間に使用されつゝ
あり、従つてその内容が増分されるかどうかを示
す。例えば、信号GOODFTCHA１００は下記の
論理式に従つて生成される。即ち、 GOODFTCHA＝1・・
・FDFN2HT＋
FCFN2HT・FLDQUAD・FACTVRIC 信号GOODFTCHBは、信号FACTVRICと
の状態の反転を除いて同様に生成さ
れる。プロセサ７００が信号RDIBUF１１０を２進数
１に強制する時に信号EXECRDIBUF１００が２
進数１に強制される場合、NANDゲート７５０−
９２０３９は、GOODFTCHA１００が２進数１
の時、NANDゲート７５０−９２０４１に信号
〔RICA１００を２進数１に強制させることが判
る。信号ENBSTRBA０００は、RICAレジスタ
７５０−９００が最初にロードされている時を示
す。即ち、信号ENBSTRBA０００が２進数零に
強制される時、NANDゲート７５０−９２０４１
に信号〔RICA１００を２進数１に強制させる。
詳細には、信号ENBSTRBAは下記論理式に従つ
て生成される。即ち、 ENBSTRBA＝・FACTVRIC・
1・FDFN1HT＋FDFN1HT・
・FJAMZNICLEV・
1＋（INSTIF1＋
DCDLDQUAD）・FACTVRIC・
FDFN2HT・〔＋
FDFN2HT・〔・2・
ENAB2HT 但しENAB2HT＝ENABRIC1＋ENABRIC2 及び2＝〔・
いずれの組の条件においても、信号〔RICA１
００及び〔RICB１００は、それらの対応するレ
ジスタが初期ロードされているかあるいは命令が
キヤシユから取り出されている時の如く増分を受
けている時、それらレジスタのストローブを付勢
する。 NANDゲート７５０−９２０４２、AND／
NANDゲート７５０−９２０４３、及びNANDゲ
ート７５０−９２０４４乃至７５０−９２０４９
は、レジスタ・ストローブ信号〔RICA１００及
び〔RICB１００の生成と同様の方法でレジス
タ・ストローブ信号〔RIRA１００及び〔RIRB
１００を生成するよう接続されている。 NANDゲート７５０−９２０４６は、信号
〔RIRA１００を２進数１に強制するのは、新ら
しい命令取出しの場合（即ち、信号NEWINST０
００が２進数零）又はプロセサ７００がRIRAレ
ジスタ７５０−３０８からの命令を取る時（即
ち、信号TAKEINST０００が２進数零）であ
る。NANDゲート７５０−９２０４９が信号
〔RIRB１００を２進数１に強制するのは、新らし
いオペランド取出しの場合（即ち、信号
NEWDATA０００が２進数零）、又はプロセサ７
００がRIRBレジスタ７５０−３１０からデータ
を取る（即ち、信号TAKEDATA０００が２進
数零）時、である。 ANDゲート７５０−９２０５０及びAND／
NANDゲート７５０−９２０５１が信号
ENBMEMLEV１００を生成するのは、Ｔクロツ
ク・サイクルの第２の半部（即ち、信号FDFN２
HT１０１が２進数１）の間、ブロツク７５０−
１１２の回路がメモリ書込み要求信号
MEMWRTREQ１００を２進数１に強制する時
である。NANDゲート７５０−９２０５２は、Ｔ
クロツク・サイクルの第２の半部（即ち、信号
FDFN１HT１０１が２進数零）の間、又は命令
カウンタが使用中（即ち、信号USEIC０００が
２進数零）の時、信号ENBADR１１００を生成
する。フロツプ・レジスタに関して、レジスタ７５０
−９２０２６のフロツプが第１のANDゲートを
介して２進数１状態に切換えられるのは、追加の
記述子を要求しない（即ち、プロセサ７００から
の信号FFPIMEIS０２０が２進数１）復号器回路
７５０−９２２により復号されるIF１指令（即
ち、信号DCDIF１１００が２進数１）に応答し
てANDゲート７５０−９２０５３が信号INSTIF
１１００を２進数１に強制するよう条件付けられ
る時、かつ、取消し無し条件（即ち、信号
〔CANCELC０１０が２進数１）及び保留なし条
件（即ち、信号〔HOLDDMEM００１が２進数
零）に応答してANDゲート７５０−９２０５４
が信号〔CANCELCMD０００を２進数１に強制
する時、である。フロツプ・レジスタ７５０−９２０２６は、１
対のNANDゲート７５０−９２０４２及び７５０
−９２０４３とANDゲート７５０−９２０５５
から信号ENABNEWINST０００及びNEWIF１
FDBK１００を受取る第２の入力ANDゲートを
介して２進数零にリセツトされる。フロツプ・レ
ジスタ７５０−９２０２６の２進数１の出力は、
NANDゲート７５０−９２０５６に与えられる。
Ｔクロツク・サイクルの第１の半部（即ち、信号
FDFN１HT１００が２進数１）の間、NANDゲ
ート７５０−９２０５６は、信号FNEWIF１１
００が２進数１に切換えられる時、信号USEIC
０００を２進数零に切換える。第２のフロツプ・レジスタ７５０−９２０２２
は、１対のタイミング・フロツプを含み、これら
は、1/2Ｔクロツク信号〔CLKHT０２１に応答
してセクシヨン７５０−５からの信号
GATEHFTCLK１００に応答して共に２進数１
にセツトされる。レジスタ７５０−９２０２２の
フロツプは、次の1/2Ｔクロツク信号〔CLKHT
０２１に応答して２進数零にリセツトされる。レジスタ７５０−９２０２４のフロツプ（第７
ｅ図（その３））は、前述の如く、種々の状態制
御信号を与える。第１のフロツプ（FRDIBUF）
が２進数１の状態に切換えられるのは、プロセサ
７００からの読出しＩバツフア要求（即ち、信号
EXECRDIBUF０００が２進数零）又は禁止準備
完了条件（即ち、信号FINHRDY０１０が２進数
零）に応答してNANDゲート７５０−９２０６０
が信号SETRDIBUF１００を２進数１に強制す
る時、かつANDゲート７５０−９２０６１が信
号ENABSETDIBUF１００を２進数１に強制す
る時、である。信号ENABSETRDIBUF１００
は、カツド・ロード指令でない指令（即ち、信号
FLDQUAD０００が２進数１）又は命令取出し
指令（即ち、信号GOODIF１０００が２進数
１）の場合２進数１に強制される。FRDIBUFフ
ロツプは、第２の入力ANDゲートを介してＴク
ロツク信号〔CLKT０２１に応答して１クロツク
期間後にリセツトされる。レジスタ７５０−９２０２４の第２のフロツプ
（FACTVRIC）は、NANDゲート７５０−９２０
６２及び７５０−９２０６４、ANDゲート７５
０−９２０６３及びAND／NANDゲート７５０
−９２０６５を介して前に示した論理式に従つて
セツト及びリセツトされる。第３のフロツプ
（FRDDATA）は、指令がカツド・ロード指令で
ある（即ち、信号FLDQUAD１００が２進数
１）時、信号SETRDIBUF１００に応答して第
１の入力ANDゲートを介して２進数１にセツト
される。フロツプFRDDATAは、Ｔクロツク信
号〔CLKT０２１に応答して第２の入力ANDゲ
ートを介して１クロツク期間後に２進数零にリセ
ツトされる。ブロツク７５０−９２０内に含まれる次の群の
回路はブロツク７５０−９２０７０の回路を含
む。第７ｅ図（その４）から判るように、これ等回
路は、図の如く接続された第１の複数のANDゲ
ート、AND／NANDゲート及びNANDゲート７
５０−９２０７１乃至７５０−９２０８６を含
む。これ等のゲートは、制御信号
SETACURLEV１００、〔RICACNTL１００及
びRSTACURLEV２０００を生成し、これら
は、信号SETALEV１VAL１００、RSTALEV
１VAL０００及びSETLEV２VAL１００の状態
に従つて、RICAレジスタ７５０−９００の現行
レベル及びレベル妥当ビツト位置のセツト及びリ
セツトを制御する。これ等の信号は別の複数の
ANDゲート及びNANDゲート７５０−９２０８
７乃至７５０−９２０９５によつて生成される。第２の複数個のANDゲート、AND／NANDゲ
ート及びNANDゲート７５０−９２１００乃至７
５０−９２１１６は、同様な方法で、信号
SETBCURLEV１００、RSTBCURLEV２０
０、及び〔RICBCNTL１００を生成し、これら
は、信号SETBLEV１VAL１００、RSTBLEV１
VAL０００及びSETBLEV２VAL１００に従つ
て、RICBレジスタ７５０−９０２に対する現行
のレベル・ビツト及び妥当ビツトをセツト及びリ
セツトする。これ等の信号は、別の複数のAND
ゲート及びNANDゲート７５０−９２１２０乃至
７５０−９２１２５により生成される。複数個のANDゲート７５０−９２１２６乃至
７５０−９２１２９は、信号SETALEV１VAL
１００、SETBLEV１VAL１００、SETALEV２
VAL１００及びSETBLEV１VAL１００に応答
して、信号〔CANCELCMD０００が２進数１で
ある時、制御信号〔RICALEV１１００乃至
〔RICBLEV２１００を生成する。これ等の信号
は、RICA及びRICBレジスタ７５０−９００及
び７５０−９０２のレベル・ビツト記憶セクシヨ
ンの制御入力端子に与えられ、これはセクシヨン
７５０−５１２からの的中レベル信号のロードを
制御するためである。更に別の複数のAND／NAND、AND／ORゲー
ト及びNANDゲート７５０−９２１３０乃至７５
０−９２１３７（第７ｅ図（その５）（その６））
は、レジスタ７５０−９００及び７５０−９０２
のレベル妥当ビツト記憶セクシヨン及びレベル記
憶セクシヨンからの信号に応答して、ブロツク７
５０−１１４の諸回路に与えられる使用トランシ
ツト・バツフア準備完了信号USETBRDY１００
及び制御信号〔ZRIB０１０及び〔ZRIB１００を
生成する。又、ブロツク７５０−９２０７０は、図の如く
接続された4Dタイプ・フロツプ・レジスタ７５
０−９２１４０と、対をなすANDゲート７５０
−９２１４１及び７５０−９２１４２と、対をな
すAND／NANDゲート７５０−９２１４３及び
７５０−９２１４４と、対をなすAND／ORゲー
ト７５０−９２１４５及び７５０−９２１４６を
含む。レジスタ７５０−９２１４０のフロツプに
は、信号〔RICA１００及び〔RICB１００の制
御下でＴクロツク信号〔CLKHT０２０に応答し
てRICA及びRICBレジスタ７５０−９００及び
７５０−９０２のビツト位置８及び９の内容がロ
ードされる。即ち、レジスタ・フロツプの上側の
対は、端子Ｇ１に与えられる信号〔RICA１００
が２進数１に強制される時にクロツクされ、一方
下側の対は端子Ｇ２に与えられる信号〔RICB１
００が２進数１に強制される時にクロツクされ
る。端子Ｇ３とＧ４に与えられる信号〔ZIC００
０と〔ZIC１００は、対応する対の出力端子にお
いて上側対のフロツプ及び下側対のフロツプから
の出力信号の発生をそれぞれ独立的に制御する。対をなす２進数零の出力信号は、ANDゲート
７５０−９２１４１及び７５０−９２１４２内で
組合わされて、比較回路７５０−９１２の制御入
力端子に与えられる制御信号NEXTLEVVAL１
００の生成に必要な信号に加えて、アドレス信号
ZEXT０１００及びZEXT１１００を生成する。最終の群の回路（第７ｅ図（その６））は、フ
ロツプ・レジスタ７５０−９２１５０と、複数個
のANDゲートと、AND／NANDゲートと、
NANDゲートと、AND／ORゲート７５０−９２
５１乃至７５０−９２１５６を含む。これ等の回
路は、セクシヨン７５０−１１４の諸回路に与え
られる信号IFETCHRDY０００を生成するよう
に接続される。ゲート７５０−９２１５３及び７
５０−９１１５４は、ブロツク７５０−１１２か
らの信号FHT０１０に応答してタイミング信号
DFN２HT１０１及びDFN２HT１００を生成す
るよう接続される。これ等の信号は、Ｔクロツク
動作サイクルの第２の半部の間２進数１に強制さ
れる。 ANDゲート７５０−９２１５１及び７５０−
９２１５２が信号SETINHRDY１００及び
CANCELINHRDY０００を２進数１に強制する
時、フロツプ・レジスタ７５０−９２１５０は第
１の入力ANDゲートを介して２進数１にセツト
される。このフロツプは、NANDゲート７５０−
９２１５５が信号RSINHRDY０００を２進数零
に強制する時、第２の入力ANDゲートを介して
２進数零にリセツトされる。レジスタ７５０−９
２１５０の２進数零の出力はAND／ORゲート７
５０−９２１５６に与えられる。信号FINHRDY
０００が２進数零に強制される時、これはゲート
７５０−９２１５６に信号IFETCHRDY０００
を２進数１の状態へ強制させる。更に、第７ｅ図はスイツチ７５０−９１０とブ
ロツク７５０−９１２及び７５０−９１４の比較
回路とを詳細に示す。スイツチ７５０−９１０は
前述の方法で動作するクロスバー・スイツチであ
る。Ｗ出力は、端子Ａ０及びＡ１に与えられる２
組の信号の１つを信号〔ZIC１１０の状態に従つ
て選択する。Ｘ出力は、端子Ａ３とＡ４に与えら
れる２組の信号の１つを信号〔ZIC１１０の状態
に従つて選択する。Ｙ及びＺ出力は、信号〔ZIC
１１０、〔ZNICLEV１００及び〔ZIC１１０、
ZCURLEV１００の状態に従つて、端子Ａ０−Ａ
４に与えられる４組の信号の１つを選択する。回路７５０−９１０のＹ出力端子からの出力信
号ZNICLEV０１００乃至ZNICLEV２１００は、
比較回路７５０−９１２のＢ入力端子に与えら
れ、セクシヨン７５０−１０２からの信号
RTBLEV０１００乃至RTBLEV２１００と比較
される。比較回路７５０−９１２は、復号器回路
７５０−９２２がIF1指令の復号を完了し（即
ち、信号DECODEIF１０１０が２進数１）かつ
信号NEXTLEVVAL１００が２進数１である
時、付勢される。この比較の結果、信号
CMPDATA／ICLEV１００及びCMPDATA／
ICLEV０００を生成する。ブロツク７５０−９１２及び７５０−９１４の
他の比較回路は、信号CMPCURLEV１００及び
CMPALTLEV１００を生成するように同様に動
作する。更に詳細に述べれば、回路７５０−９１
２の別のセクシヨンは、信号ZICLEV０１００乃
至ZICLEV２１００を信号Ｃ７RR０１００乃至
Ｃ７RR２１００と比較する。比較一致がある
時、信号CMPCURLEV１００が２進数１に強制
される。このセクシヨンは、信号ZLEV１VAL０
００又は信号ZLEV２VAL０００のいずれかが２
進数零となる時MANDゲート７５０−９１２０
２を介して付勢される。比較回路７５０−９１４は、図示の如く対をな
す信号ZCURLEV１００、ZLEV１VAL１００及
びZCURLEV０００、ZLEV２VAL１００により
付勢される２つのセクシヨンを有している。第１
のセクシヨンは、レベル１信号ZLEV１０１００
乃至ZLEV１２１００をラウンド・ロビン信号Ｃ
７RR０１００乃至Ｃ７RR２１００と比較する。
比較一致が存在する時、Ａ＝Ｂ端子の出力信号は
２進数零に強制され、これでNANDゲート７５０
−９１４０２に信号CMPALTLEV１００を２進
数１に強制させる。同様に、第２のセクシヨンは、レベル２信号
ZLEV２０１００乃至ZLEV２２１００をラウン
ド・ロビン信号Ｃ７RR０１００乃至Ｃ７RR２１
００と比較する。比較１致がある時、出力信号が
２進数零に強制され、これがNANDゲート７５０
−９１４０２に信号CMPALTLEV１００を２進
数１へ強制させる。作用の説明第１図乃至第７ｅ図、及び第８図のタイミング
図に関して本発明の望ましい実施例の作用につい
て以下に説明する。第８図において、Ｔクロツク・サイクルは波形
Ｄにより示される如く第１と第２の半部に分割さ
れる。即ち、信号FHT１００が２進数１（図に
おいて負になる部分として示される）である時、
これはＴクロツク・サイクルの第１半部を規定す
る。信号FHT００が正の部分として示される２
進数零である時、これはＴクロツク・サイクルの
第２半部を規定する。Ｔクロツク・サイクルの第１半部の間、本文で
述べたように衝突がない時、命令が取出され、メ
モリ・データがキヤシユ７５０−３００に書込ま
れる。両方の場合において、アクセスされるレベ
ルは既に確立されている。即ち、命令に対して
は、レベルは、プロセス７００から受取つたIF1
又はIF2指令が実行された時RICA又はRICB命令
アドレス・レジスタのいずれかに記憶されてい
る。メモリ・ダータに対しては、キヤシユ７５０
に所要のデータをメモリから取出させる失敗条件
をブロツク７５０−５２０の諸回路が検出した結
果として、そのレベルはトランシツト・ブロツ
ク・バツフア７５０−１０２のレジスタ記憶場所
の１つに記憶される。Ｔクロツク・サイクルの第
２半部の間、登録簿探索の結果に従つてオペラン
ド・データがキヤシユからアクセスされるかある
いはプロセス・データがキヤシユに書込まれる。従つて、本発明の望ましい実施例の構成はＴク
ロツク動作サイクルの間、メモリ・データが１つ
のキヤシユ・レベルに書込まれ一方次の命令が残
りのレベルの１つから取出されるのを可能にす
る。これによりメモリ情報／データを書込むのに
命令のアクセスを遅らせる必要はなくなる。メモ
リ・データが書込まれつゝあるレベルが命令が取
出されつゝあるレベルと同じ時、命令のアクセス
動作はメモリ・データの書込みが完了する迄遅延
される。前述の如く、プロセサ７００からのアドレス
は、サイクルの第２半部の開始時に全てのアドレ
ス・レジスタにロードされて、Ｔクロツク・サイ
クルの第２半部において可能な読出し又は書込み
動作を開始する。従つて、メモリ・データの書込
みが命令アクセスと競合する場合に、代替装置が
プロセサ読出し動作及びメモリ・データ書込み動
作の実行にＴクロツク・サイクルの第２の半部を
使用させる。この代替装置は、Ｔクロツク動作サイクルの間
メモリ・データが１つのキヤシユ・レベルへ書込
まれ一方オペランドが残りのレベルの１つから取
出されるのを可能にする。しかし、メモリ・データが書込まれつゝあるそ
のレベルがプロセサ・オペランドが取出されつゝ
あるレベルと同じ時、オペランドのアクセス動作
はメモリ・データの書込みが完了する迄遅延され
る。メモリ・データが１つのレベルに書込まれ
つゝありかつプロセサがオペランド・データを別
のレベルに書込みつゝある時にも、衝突が生じ
る。前記動作の説明のために、例示として、プロセ
サ７００が第８図に示す如く、ロードＡ命令
（LDA）、ストアＡ命令（STA）、ロードＡ命令
（LDA）、ストアＡ命令（STA）、及び次の命令を
含む一連の命令を処理するものと仮定する。これ
等命令のフオーマツトは、前述の係属中の諸特許
出願及び Honeywell Information Systems Inc.の1977
年版「シリーズ60（レベル66）／6000マクロアセ
ンブラ・プログラム（GMAP）」（整理番号
DDOBB，Rev.0）に示される。判るように、プ
ロセサ７００は、パイプライン方式において４つ
の命令を実行する。このパイプライン方式は、本
文に引用した係属中の米国特許出願「高性能デー
タ処理ユニツト用の大レパートリの命令を効率的
に実行することができるマイクロプログラム化コ
ンピユータ制御ユニツト」に詳細に示されてい
る。前述の如く、プロセサ７００は、命令の実行の
際Ｉ，Ｃ及びＥ動作サイクルの間種々の動作を実
施する。その結果、前述の如くプロセサ７００に
はキヤシユ・ユニツト７５０に対しキヤシユ指令
を発する。説明を簡単にするため、それら命令が
キヤシユ・ユニツト７５０−３００に存在するも
のと仮定する。判るように、命令処理中のある時点で、プロセ
サ７００は、命令アドレス・レジスタRICA／
RICBの１つにアドレス及びレベル情報をロード
する。これは通常、転送命令又は分岐命令をプロ
セサが実行する結果として生じ、その結果プロセ
サ７００はIF2指令が後続するIF1指令を発生す
る。キヤシユ・ユニツト７５０によるこれ等の指
令の実行に続いて、第８図に示す如く、Ｔクロツ
ク・サイクルの第１半部の間は命令の取出し並び
にＴクロツク・サイクルの第２半部の間のオペラ
ンドの取出が進行する。説明を簡単にするため、IF1指令がアドレスを
含み、このアドレスが、上述の命令シーケンスを
含むキヤシユ内の命令ブロツクの第１の命令ワー
ドの取出しを指定する、と仮定する。IF1指令及
びIF2指令の実行におけるキヤシユ・ユニツト７
５０の動作について以下に簡単に述べる。IF1指
令は、キヤシユ・ユニツト７５０により受取られ
ると復号器回路７５０−９２２により復号され
る。復号器回路７５０−９２２は、ブロツク７５
０−９２０の諸回路に信号を発生させ、この信号
は、IF1指令に含まれるアドレスの増分された値
に対応する信号をRICAと仮定した代替命令アド
レス・レジスタにロードする。即ち、第１のＴクロツク・サイククルの間、ス
イツチ７５０−５３０からのアドレス信号は、信
号RICA１００が２進数１である時1/2Ｔクロツ
ク信号〔CLKHT１００に応答して、回路７５０
−９１２によつて１増分されそしてRICA命令ア
ドレス・レジスタ７５０−９００にロードされ
る。信号〔RICA１００は、Ｔクロツク・サイク
ルの第１半部の間に第７ｅ図の信号ENBSTRBA
０００が２進数零に強制される時に、回路７５０
−９２０によつて２進数１に強制される。第１のＴクロツク・サイクルの第１半部におい
て、IF1指令アドレスが、信号〔CLKHT１００
に応答してZADR0〜７アドレス選択スイツチ７
５０−３０２ａ乃至７５０−３０２ｎを介して全
てのRADR0〜７レジスタ７５０−３０１ａ乃至
７５０−３０１ｎにロードされる。Ｔクロツク・
サイクルの第１半部の間、信号ENBMEMLEV１
００は２進数零である。又、信号ENBADR１１
００は２進数零である（即ち、制御状態
FNEWIFIフロツプ７５０−９２０２６は、前述
の如く信号〔CLKT０２１に応答してＴクロツク
時に切換わる。）従つて、各対の信号〔ZADR０
１１００、〔ZADR００１００乃至〔ZADR７１１
００、〔ZADR７０１００は、２進数零であり、
８つの全てのアドレス・レジスタ７５０−３０１
ａ乃至７５０−３０１ｎに対するアドレス・ソー
スとして位置０をを選択させる。 IE1指令アドレスは又、探索動作サイクルのた
めZDADスイツチ７５０−５３０を介してブロツ
ク７５０−５０２の登録薄回路へ入力として与え
られる。この命令ブロツクはキヤシユ内にあるた
め、ブロツク７５０−５１２の諸回路は、適当な
的中信号HITTOC７１００及び的中レベル信号
HITLEVC７０１００−２１００を発生し、これ
らはセクシヨン７５０−９に与えられる。IF1指
令の復号により、RICA命令アドレス・レジスタ
のレベル１ビツト位置に的中レベル信号
HITLEVC７０１００−２１００がロードされ
る。又、RICAレジスタ７５０−９００のレベル
１妥当ビツト位置及び的中／失敗ビツト位置は、
２進数１に強制される（即ち、的中信号
HITTOC７１００は的中／失敗ビツト位置を２
進数１に切換える。）その後、この記憶されたレ
ベル１値は、前記の如くその後の命令取出しの間
ZCDスイツチ７５０−３０６の動作を制御するの
に使用される。 IF1アドレスにより指定された記憶場所からア
クセスされる第１の命令は、第１のＴクロツク・
サイクルの終りにZDIスイツチ７５０−３１２の
位置１を介して第１クロツク・サイクルの第２半
部の間プロセサ７００へオペランド・ワードとし
て転送される。この第１の命令は、信号〔CLKT
１００に応答してＴクロツク時にプロセサ７００
のRBIRレジスタ７０４−１５２内へクロツクさ
れる。信号FJAMZNICLEV０００は、第２のＴクロ
ツク・サイクルの第２の半部の間、プロセサ７０
０への次の命令の転送を付勢する。この信号は、
ブロツク７５０−９２０の諸回路により２進数零
に強制される。この信号FJAMZNICLEV０００
はまた、IF1指令の実行に続いて、RICAレジス
タ７５０−９００から得るレベル信号ZNICLEV
０００−２１００をZCDスイツチ７５０−３０６
の制御入力端子へ入力として与えさせる。即ち、
第７ｃ図によれば、信号FJAMZNICLEV０００
が信号FRCIC０００を２進数零に切換えること
が判る。これは、第２のＴクロツク・サイクルの
第２半部の間、NANDゲート７５０−５２６１８
に信号ZCDINCENAB１００を２進数１へ強制さ
せる。信号ZCDINCENAB１００は、NANDゲー
ト７５０−５１２１０乃至７５０−５１２１４を
条件付けて、信号ZNICLEV０１００乃至
ZNICLEV２１００から信号〔ZCD０１００乃至
〔ZCD２１００を発生させる。又、IF1指令は複号器回路７５０−９２２によ
り復号されると、信号〔CLKT０２０に応答して
Ｔクロツク時に、FNEWIF1フロツプ７５０−９
２０２６を２進数１へ切換えさせる。前述の如
く、これはIF1指令が受取られた後（第２の）サ
イクルの間の動作を規定する。詳しくは、第2T
クロツク・サイクルの第１半部の間、NEWIF1フ
ロツプ７５０−９２０２６は、NANDゲート７５
０−９２０５６に信号USEIC０００を２進数零
へ切換えさせる。信号USEIC０００は、信号
ENBADR１１００を２進数１へ強制するように
NANDゲート７５０−９２０５２を条件付ける。
この時メモリ・データ転送が生じないため、復号
器７５０−３０３００はこの時付勢されない（即
ち、信号ENBMEMLEV１００は２進数零）。従
つて、信号MEMLEV００００乃至MEMLEV７
０００は２進数１であり、一方信号MEMLEV０
１００乃至MEMLEV７１００は２進数零であ
る。マルチプレクサ回路７５０−３０３０４は更
に、その出力端子に２進数１の信号を与えその結
果出力信号〔ZADR００１００乃至〔ZADR７０
１００を２進数１に強制し、一方マルチプレクサ
回路７５０−３０３０２は、信号〔ZADR０１１
００乃至〔ZADR７１１００を２進数零に強制す
る。これ等の対をなす信号は、第2Tクロツク・
サイクルの第１半部の間に、アドレス選択スイツ
チ７５０−３０２ａ乃至７５０−３０２ｎを条件
付け、アドレス信号のソースとしてスイツチ位置
１に接続されたRICA命令アドレス・レジスタを
選択させる。従つて、RADR０−７アドレス・レジスタ７５
０−３０２ａ乃至７５０−３０２ｎには、第２サ
イクルの第１半部の間に、1/2Ｔクロツク信号
〔CLKHT１００に応答してRICAレジスタ７５０
−９００からのアドレス信号がZICスイツチ７５
０−９０６を介してロードされる。RICAレジス
タ７５０−９００は、この時信号〔ZIC１００が
２進数零であるため選択される。即ち、信号
ENBALT１００は２進数零であり、そしてレジ
スタ７５０−９２０２４のFACTVRICフロツプ
の２進数零出力からの信号FACTVRIC１００は
２進数零である。これ等信号は、AND／ORゲー
ト７５０−９２０３２を条件付けて信号〔ZIC１
００を２進数零へ強制させる。キヤシユ・ユニツ
ト７５０−３００に与えられるアドレス内容は、
各レベルからの第２のワードをZCDスイツチ７５
０−３０６へ読出させる。レベル信号ZNICLEV
０１００−２１００は、RICAレジスタ７５０−
９００の内容により指定されたレベルにある第２
命令に対応するワードを選択してZIB回線に与え
られるようにする。これはZIBスイツチ７５０−
３１４の位置０を介してZIB回線に与えられる。第２サイクルの第１半部の間、RICAレジスタ
７５０−９００からのアドレス信号は再び、スト
ローブ信号〔RICA１００が２進数１である時1/
２Ｔクロツク信号〔CLKHT１００に応答して、
回路７５０−９０２により１増分されそして
ZICINスイツチ７５０−９０２の位置１を介して
RICAレジスタ７５０−９００にロードされる。
再び、第2Tクロツク・サイクルの第２半部の間
に信号ENBSTRBA００が２進数零に強制される
時、信号〔RICA１００は２進数１に強制され
る。Ｔクロツク時間において、第３命令のアドレ
スがRICAレジスタ７５０−９００に存在する。
この命令は第８図のLDA命令に対応する。信号FJAMZNICLEV０００は、２進数零に強
制される時、第2Tクロツク・サイクルの第２半
部の間にNANDゲート７５０−９２０４４に信号
NEWINST０００を２進数零へ強制させる。これ
は、NANDゲート７５０−９２０４６に信号
〔RIRA１００を２進数１へ強制させる。第2Tク
ロツク・サイクルの終りのＴクロツク時にZCDス
イツチ７５０−３０６から読出された第２の命令
も又RIRAレジスタ７５０−３０８にロードされ
る。これにより、プロセサは、前の命令の実行を
完了した時、第2Tクロツク・サイクルの終りに
Ｔクロツク信号〔CLKT１００に応答してその第
２の命令をRBIRレジスタにロードするのが可能
になる。即ち、プロセサ７００は第１命令の実行を完了
した時、回線RDIBUFを２進数１に強制する。プ
ロセサ７００によつて回線RDIBUFに与えられる
この信号は、ブロツク７５０−９２０２０の諸回
路にＴクロツク信号〔CLKT０２０に応答してレ
ジスタ７５０−９２０２４のFRDIBUFフロツプ
を２進数１へ切換えさせる。従つて、信号
FRDIBUF１００は１クロツク期間だけ遅延され
た回線RDIBUFに与えられた信号に対応する。従
つて、これは、RDIBUF回線の信号が最終サイク
ルの間プロセサ７００から受取られていたことを
示す。このことは、RIRAレジスタ７５０−３０
８が第3Tクロツク・サイクルの第１半部の間に
別の命令により再充填されねばならないかどうか
を示す。もしプロセサ７００が前の命令の実行を
完了していないならば、RDIBUF回線信号は生成
されない。アクセスされるべき次の命令が既に
RIRAレジスタ７５０−３０８にロードされてい
る時、このレジスタは次のＴクロツク動作サイク
ルの第１半部においては再充填されない。キヤシユ・ユニツト７５０によるIF2指令の実
行は、IF1指令と類似する。しかし、IF2指令に
含まれるアドレスは、本例において仮定した如き
的中の場合には、登録簿探索のために使用される
のみである。その結果、ブロツク７５０−５１２
の諸回路により生成される的中レベル信号
HITLEVC７０１００−２１００がRICAレジス
タ７５０−９００レベル２ビツト位置にロードさ
れる。又、妥当ビツト位置及び的中／失敗ビツト
位置は、２進数１に強制される（即ち、GO条件
を仮定する）。本例においては、プロセサ７００が前の命令の
その実行を完了しそして第８図の波形Ｅの第１の
負の部分により示される如く回線RDIBUFを２進
数１に強制した、と仮定する。第3Tクロツク・
サイクルの第１半部の間に、信号FRDIBUF１０
０は、RICAレジスタ７５０−９００のレベル信
号内容により指定されたLDA命令をRIRAレジス
タ７５０−３０８にロードさせ（波形Ｋ）、かつ
RICAレジスタ内容を１増分させてRICAレジス
タ７５０−９００に再ロードさせる。RADR0〜
７レジスタ７５０−３０２ａ乃至７５０−３０２
ｎには、前述の如く、前のサイクルのＴクロツク
時にZADR0〜７アドレス選択スイツチ７５０−
３０２ａ乃至７５０−３０２ｎのZIC位置を介し
てRICAレジスタ７５０−３０８からロードされ
ていた。第３サイクルの第１半部の間、アドレス
RADR0〜７のレジスタ７５０−３０２ａ乃至７
５０−３０２ｎによりキヤシユ・ユニツト７５０
−３００に対して与えられるアドレス信号は、８
つのワードを８つのレベルのアドレス指定された
記憶場所から読出させる。又、第３サイクルの第
１半部の間、第７ｃ図のブロツク７５０−５２６
の諸回路は信号ZCDICENAB１００を２進数１へ
強制する（即ち、信号FICENAB０００が２進数
零に強制される）。この状態は、ブロツク７５０
−５１２の諸回路を条件付けて、信号ZNICLEV
０１００乃至ZNICLEV２１００を制御信号
〔ZCD０１００乃至ZCD２１００としてZCDスイ
ツチ７５０−３０６へ与えさせる。これは、ZCD
スイツチ７５０−３０６によりRIRAレジスタ７
５０−３０８にロードするために第１のLDA命
令を選択させる（即ち、波形Ｋ参照）。その後、
このLDA命令は、信号〔CLKT１００に応答し
て第３サイクルの終りのＴクロツク時にプロセサ
７００のRBIRレジスタにロードされる。又、前
のサイクル（第３サイクル）のＴクロツク時に、
RADR0〜７レジスタ７５０−３０１ａ乃至７５
０−３０１ｎには、ZADR0〜７アドレス選択ス
イツチ７５０−３０２ａ乃至７５０−３０２ｎの
ZIC位置を介してRICAレジスタ７５０−３０８
からロードされていた（波形Ｊ）。第４サイクルの第１半部の1/2Ｔクロツク時
に、RADR0〜７レジスタにより８つのキヤシ
ユ・レベルに与えられたアドレス信号は、STA
命令を含む８つのワードをZCDスイツチ７５０−
３０６に読出させる。その時、RICAレジスタ７
５０−９００からのアドレスは１増分されて復元
される。再び、RICAレジスタ７５０−９００の
レベル１ビツト位置からの信号 ZNICLEV０１００−２１００は、RIRAレジ
スタ７５０−３０８にロードするためSTA命令
ワードを選択する（波形Ｋ）。このSTA命令は次
に第４サイクルの終りのＴクロツク時にRBIRレ
ジスタにロードされる。第４サイクルの終りに、RADR0〜７レジスタ
７５０−３０１ａ乃至７５０−３０１ｎの全てに
は、RICAレジスタ７５０−９００からの次の命
令アドレスがロードされる。しかし、第８図から
判るように、前の読出しカツド指令に応答して、
主メモリ８００により転送されたデーテ・ワード
は、キヤシユ・ユニツト７５０により受取られ始
める。この読出しカツド指令は、失敗条件（即
ち、要求されたブロツクがキヤシユに存在しな
い）の結果として前に述べたIF1指令のその実行
に先立つてキヤシユ７５０により発されたものと
仮定する。その時、ブロツク・アドレス信号とレ
ベル信号は、他の制御信号と伴に、トランシツ
ト・ブロツク・バツフア７５０−１０２に記憶さ
れる。即ち、トランシツト・ブロツク・バツフア
７５０−１０２の書込みキヤシユ・フラグ・ビツ
ト位置及び読出しカツド・フラグ・ビツト位置
は、２進数１に強制される。そのブロツク・アド
レス信号は、プロセサ７００によりRADO回線２
４−３１に与えられる読出しカツド・アドレスに
対応する。トランシツト・ブロツク・バツフア７
５０−１０２に書込まれるレベル信号TBRR０１
００−２１００は、失敗条件を検出したため要求
される登録簿割当て動作サイクルの結果として、
ラウンド・ロビン・レジスタ７５０−５０４から
得られる。 SIU１００がデータ転送を開始する時、第４図
のブロツク７５０−１１５の諸回路は、メモリ書
込み要求信号MEMWRTREQ１００を２進数１
に強制する。即ち、SIU１００はDPFS回線を２
進数１に強制して、最初の２ワードが転送中であ
ることを示す（波形Ｐ）。SIU１００は又ARDA
回線を２進数１に強制して、所要の読出しデータ
がDFS回線上にあることを示す。又、ARDA回線
及びDPFS回線の状態は、ブロツク７５０−１１
５のフロツプFARDA及びRDPFS内にクロツク
される。これ等２つのフロツプにおける信号の存
在が、２進数１である書込みキヤシユ・フラグ信
号と伴なう結果、ブロツク７５０−１１５の諸回
路は信号MEMWRTREQ１００を２進数１に強
制する。同時に、SIUはMIFS回線に信号を与
え、ビツト２及び３は、トランシツト・ブロツ
ク・バツフア７５０−１０２を条件付けて、対の
データ・ワードをキヤシユ・ストア・ユニツト７
５０−３００に書込むためアドレス及びレベル信
号を読出させる。又、書込みキヤシユ・フラグ・
ビツトを含む制御ビツト位置の内容が読出され
る。信号MEMWRTREQは、２進数１の時、第７
ｂ図の復号器回路７５０−３０３００を付勢する
よう作用する。バツフア７５０−１０２から読出
されたレベル信号TBLEV０１００−２１００の
復号時に、復号器回路７５０−３０３００は８つ
の信号MEMLEV０１００乃至MEMLEV７１０
０の内の１つを２進数１に強制する。同時に、そ
れら８つの信号の１つの補数信号が２進数零に強
制される（即ち、信号MEMLEV００００乃至
MEMLEV７０００の１つ）。その結果、アドレ
ス選択ZADR0〜７スイツチ７５０−３０２ａ乃
至７５０−３０２ｎの適当なものが位置１の代り
に位置２を選択するよう条件付けられる（波形
Ｒ）。位置２を選択するのは、TBレベル信号によ
り指定されるアドレス選択スイツチのみである。
他の７つのレベルに対する残りのアドレス選択ス
イツチは位置１を選択する。本文に説明する如
く、これは命令及びメモリ・データのレベル間に
衝突がないことを前提とする。従つて、第８図から判るように（波形Ｒ）、Ｔ
クロツク時のトランシツト・ブロツク・アドレス
がRADR0〜７レジスタの１つにロードされ、一
方RIRAレジスタ７５０−９００からの命令レジ
スタ・アドレスは残りのRADRレジスタにロード
される（波形Ｊ）。これは、残りの７つのレベル
から１つの命令ワードをアクセスするのと同時
に、Ｔクロツク時に、RDFSBレジスタ７５０−
７１２にロードされた第１メモリ・ワードを1/2
Ｔクロツク時の指定レベルにてキヤシユ・ユニツ
ト７５０−３００に書込むのを可能にする。その
適当な命令ワードは、RICAレジスタ７５０−９
００からのレベル１信号ZNICLEV０１００−２
１００の制御下でZCDスイツチ７５０−３０６か
らの出力として選択される。最後のＴクロツク時
のRDIBUF回線が２進数１であつたため、ZCDス
イツチ７５０−３０６からのLDA命令ワード
は、1/2Ｔクロツク時にRIRAレジスタ７５０−
３０８にロードされる（波形Ｋ）。次のＴクロツ
ク時に、第２のLDA命令がプロセサ７００の
RBIRレジスタにロードされる（波形Ｆ）。メモリ・データの書込みと同時に命令をアクセ
スできるレベルには７つのレベルがあるため、衝
突は非常に減少する。しかし、ブロツク７５０−
９１４及び７５０−９１６の比較器回路により衝
突が検出される時、これはブロツク７５０−９２
０の諸回路に命令アクセスを保留させる。プロセ
サ７００はＴクロツク毎にキヤシユ７５０から命
令を引出さないため、これはプロセサの動作に対
してはもしあつても殆んど影響を及ぼさない。衝突が存在する時、信号CMPDATA／ICLEV
１００は２進数１に切換る。これは第８図の波形
Ｖの点線部で示される。より詳細には、第７ｄ図
から判るように、ブロツク７５０−９１２及び７
５０−９１４の比較器回路の各セクシヨンの１つ
は、メモリ書込み要求信号MEMWRTREQ１０
０が、２進数１に強制される時、トランシツト・
ブロツク・バツフア・レベル信号RTBLEV０１
００−２１００が命令レベル１信号ZNICLEV０
１００−２１００と同じ時に、信号
CMPDATA／ICLEV１００を２進数１にそして
信号CMPDATA／ICLEV０００を２進数零に強
制する。信号CMPDATA／ICLEV１００は、プロセサ
７００が回線RDIBUFを２進数１に強制する時、
第４サイクルの第２半部の間、Ｔクロツク時に
FINHRDYフロツプ７５０−９２１５０を２進数
１に切換える。このフロツプ７５０−９２１５０
は、２進数１の時、AND／ORゲート７５０−９
２１５６を条件付けて信号IFETCHRDY０００
を２進数１に切換える。その結果、ブロツク７５
０−１１４の諸回路が回線IBUFRDYを２進数零
に強制する。これは、第８図の波形Ｗの点線部に
より示される。信号CMPDATA／ICLEV０００
及びFINHRDY０００は、ブロツク７５０−９２
０の諸回路がRICAレジスタ７５０−９００のア
ドレス内容の増分及びRIRAレジスタ７５０−３
０８のストローブを禁止する（即ち、信号
〔RICA１００、〔RIRA１００の生成及びフロツ
プFRDIBUFのセツトを禁止する）。前述の衝突は、４ワードのメモリ・データがキ
ヤシユ・ユニツト７５０−３００に書込まれた後
の最初の1/2Ｔクロツク迄、命令のアクセスを遅
延させる結果となる。このことは、第８図の波形
Ｈ，Ｉ及びＫの点線部により示される。従つて、
第２のLDA命令は、３つのＴクロツク・サイク
ル後迄プロセサのRBIRレジスタにロードされな
い。メモリ・データの残りの３つのデータは前に述
べた方法でキヤシユ・ユニツト７５０−３００に
書込まれる。勿論、衝突がない時、３つのワード
の各々は、キヤシユ・ユニツト７５０−３００か
らの命令ワードの引出しと同時にキヤシユ・ユニ
ツト７５０−３００に書込まれる（第８図の波形
Ｒ，ＳとＪ，Ｋ）。即ち、トランシツト・ブロツ
ク・バツフア７５０−１０２から読出される書込
みキヤシユ・フラグ制御ビツトが２進数１である
限り、データ・ワードは次のＴクロツク信号時に
RDFSレジスタ７５０−７０２からRDFSBレジ
スタ７５０−７１２内にクロツクされ、続く1/2
Ｔクロツク時にキヤシユ・ユニツト７５０−３０
０に書込まれる。これ等の動作は、SIU１００か
ら受取られる各対の読出しカツド・データ・ワー
ドに対して２回繰り返される。又、第1Tクロツク・サイクル（Ｉサイクルと
対応する第４サイクル）の間、プロセサ７００は
前述の如くLDA命令の実行を開始する。このこ
とは、アドレスの形成を含み、このアドレスは、
第３ｅ図のプロセサ・セクシヨン７０４−４によ
りキヤシユ７５０に対して送られる単読出し指令
に含まれる。この指令は、主メモリ８００から４
ワード・ブロツクを取出すためメモリ読出しカツ
ド動作を指定するよう符号化される。より詳細に
は、RADOレジスタ７０４−４６にロードされる
その生成されたアドレスは、指令アドレスとして
作用する。更に、第３ｃ図の回路７０４−１１８
とスイツチ７０４−４０によつて指令ビツト１〜
４及びゾーン・ビツト５〜８が生成される。この
ゾーン・ビツト５〜８は２進数１にセツトされる
が、これはこれ等が読出し指令のため使用されな
いからである。指令ビツト１〜４は、ブロツク７
０４−１１８の復号器回路により0111の指令コー
ドに強制される（即ち、カツド動作）。ブロツク
７０４−１０８の諸回路は、単読出しタイプ指令
を指定するよう符号化されたキヤシユ指令信号を
生成し、これら信号はDMEM回線に与えられ
る。復号器７０４−１２０はDREQCAC回線を
２進数１に強制する。第８図から判るように、Ｃ
サイクルに対応する次にＴクロツク・サイクル５
の間に、プロセサ７００は、回線DREQCAを２
進数１に強制することによりキヤシユ要求をキヤ
シユ７５０に通知する（波形Ｇ）。この読出し指令に含まれるアドレスは、ZDAD
スイツチ７５０−５３０を介し、ブロツク７５０
−５００と７５０−５０２の登録簿回路に加えて
ZADR0〜７スイツチ７５０−３０１ａ乃至７５
０−３０１ｎに入力として与えられる。第７ｃ図
から判るように、第５サイクルの第１半部の間、
AND／NANDゲート７５０−９２０５１と
NANDゲート７５０−９２０５２は、信号
ENBMEMLEV１００とENBADR１１００を２進
数零に強制する。その結果、ブロツク７５０−３
０３の諸回路が対をなす制御信号〔ZADR００１
００、〔ZADR０１１００乃至〔ZADR７０１０
０、〔ZADR７１１００を２進数零に強制する。
従つて、ZADR0〜７スイツチ７５０−３０２ａ
乃至７５０−３０２ｎは、アドレス・ソースとし
てZDADスイツチ７５０−５３２を選択する。第８図から判るように、読出し指令アドレス
は、信号〔CLKHT１００（即ち、波形Ｈ）に応
答して1/2Ｔクロツク時に全てのレベルに与える
ため、RADR0〜７レジスタ７５０−３０１ａ乃
至７５０−３０１ｎにロードされる。的中条件が
ブロツク７５０−５１２の諸回路により検出され
ると、これは指定されたレベルのオペランド・ア
ドレス・ワードを、第８図に示す如くＴクロツ
ク・サイクルの第２半部の間にZCDスイツチ７５
０−３０６から読出させる（即ち、波形Ｉ）。更に詳細には、第７ｃ図から判るように、ブロ
ツク７５０−５２６の諸回路がＴクロツク・サイ
クルの第２半部の間に信号GSRC１１１００を２
進数１に強制する。回路７５０−５４６乃至７５
０−５５２からの的中信号ZHT１１００乃至
ZHT７１００が用いられて、実施された許りの
探索動作の結果に従つてZCDスイツチ７５０−３
０６の動作を制御する。的中条件の場合には、信
号ZHT１１００乃至ZHT７１１００の１つが２
進数１に強制されるとき、その的中検出されたレ
ベルは、信号〔ZCD０１００乃至〔ZCD２１００
を生成するのに使用される。その結果、的中が生
じたレベルからオペランド・アドレス・ワードが
ZDIスイツチ７５０−３１２の位置１を介して
ZDI回線に与えられる。第８図から判るように、
読出し指令アドレスのビツト０〜２３の比較と、
的中条件がある時の的中レベル信号の符号化と、
ZCDスイツチ７５０−５２６の付勢とは、１完全
Ｔクロツク動作サイクルを必要とする。 ZDI回線に与えられたこのオペランド・ワード
は、Ｔクロツク信号〔CLKT１００に応答して第
３ｃ図のプロセサRDIデータ・レジスタ７０４−
１６４にロードされる（第８図の波形Ｉ）。的中条件が検出されないとき、ZDI回線に与え
られる出力信号は依然としてRDIデータ・レジス
タ７０４−１６４にロードされるが、プロセサ７
００はCPSTOP回線を介してこれ以上処理する
のを阻止、即ち保留される。所要の情報をキヤシ
ユ・ユニツト７５０がメモリから得る時、RDIデ
ータ・レジスタ７０４−１６４の内容は置換えら
れ、この時DATARECOV回線が２進数１に強制
され、そしてプロセサ７００は処理の続行を許さ
れる（即ち、回線CPSTOP０００は２進数１に
強制される）。プロセサ７００からの読出し指令アドレスは信
号〔CLKHT１００に応答して1/2Ｔクロツクと
同時にRADRレジスタ７５０−３０１にロードさ
れることが示されているが、他のアドレスも又他
の1/2Ｔクロツク時にRADRレジスタ７５０−３
０１にロードされる。しかし、これ等は意味をも
たない。従つてこれ等は第８図には示していな
い。第８図からは、読出し指令を生成する前にプロ
セサ７００が回線RDIBUFを第３サイクルの間２
度目の２進数１に強制することが判る。これは、
キヤシユ・ユニツト７５０に対し、プロセサ７０
０が前のＴクロツク時に第１のLDA命令を得た
ことを通知する。従つて、第４サイクルの第１半
部Ｔの間、キヤシユ・ユニツト７５０は、RIRA
レジスタ７５０−３０８に次の命令を再び充填す
る。これは第８図のSTA命令に対応する。更に詳細には、第７ｃ図から判るように、ブロ
ツク７５０−５２６の諸回路が信号ZCDICENAB
１００を２進数１に強制する。この状態は、ブロ
ツク７５０−５１２の諸回路を条件付けて、
RICA命令レジスタ７５０−９００からのレベル
信号ZNICLEV０１００乃至ZNICLEV２１００を
制御信号〔ZCD０１００乃至〔ZCD２１００とし
てZCDスイツチ７５０−３０６に与えさせる。こ
れは、前のＴクロツク（波形Ｊ）時にロードされ
たRADRレジスタ７５０−３０１のアドレス内容
により指定された記憶場所のSTA命令を、ZCD
スイツチ７５０−３６０によりRIRAレジスタ７
５０−３０８にロードするため選択させる（即
ち、波形Ｋ）。その後、LDA命令が、信号
〔CLKT１００（即ち、波形Ｌ）に応答してＴク
ロツク時にプロセサ７００のRBIRレジスタにロ
ードされる（即ち、波形Ｌ）。このLDA命令は、１クロツク時間だけRBIRレ
ジスタに維持される。従つて、上記STA命令
は、前述の如くＴクロツク時にRBIRレジスタに
ロードされる。第８図は本発明の別の実施例の作用を示してい
る。この実施例においては、命令は常にＴクロツ
ク・サイクルの第１半部の間に取出される。メモ
リ・データの書込みは、衝突がレベル間にない
時、命令のアクセスと同時に生じる。しかし、Ｔクロツク・サイクルの第１半部の間
に検出された衝突の場合には、メモリ・データは
Ｔクロツク・サイクルの第２半部の間に書込まれ
る。レベルが同じでない場合は、メモリ・データ
の書込みは、オペランドをプロセサがアクセスの
と同時に進行する。プロセサ選出し指令がメモ
リ・データが書込まれるのと同じレベルのオペラ
ンドをアクセスするのを指定する場合には、この
オペランドのアクセスは、衝突が存在しなくなる
迄少くとも１つのＴクロツクだけ遅らされる。勿
論、データの書込みがZCDINスイツチ７５０−
３０４を介して進行できるため、プロセサ書込み
指令も衝突を生じる。上記別の実施例においては、説明するように、
的中レベル信号を記憶し、衝突状態を検出し、ブ
ロツク７５０−１１６の保留論理回路及びデータ
回復回路の作用を制御するための別の回路が必要
とされることが判るであろう。波形ＨとＴが示しているのは、メモリ・デー
タ・アドレスがRADR0〜７レジスタ７５０−３
０１ａ乃至７５０−３０１ｎの指定された１つに
ロードされ、一方プロセサ読出し指令アドレスが
アドレス・レジスタ７５０−３０１ａ乃至７５０
−３０１ｎの７つにロードされる場合である。即
ち、メモリ書込み要求信号MEMWRTREQ１０
０は第5Tクロツク・サイクルの第２半部の間に
２進数１に強制され、これは、レベル信号
RTBLEV０１００−２１００により指定される
ZADR０−７アドレス選択スイツチ７５０−３０
２ａ乃至７５０−３０２ｎの１つを位置０から位
置２に切換えさせる。これは更にRADR０−７レ
ジスタの１つにトランシツト・ブロツク・バツフ
ア７５０−１０２からのアドレスをロードする。
残りの７つのレジスタには、ZDADスイツチ７５
０−５３０からの読出し指令アドレスがロードさ
れる。 ZDIスイツチ７５０−３１２を介してZDI回線
に与えられるキヤシユ７５０からのオペランド出
力がプロセサRDIレジスタにロードされる時の
（波形Ｉ）Ｔクロツク時に、的中レベルとメモ
リ・データが書込まれつゝあるレベルとの間の比
較が行われる。この比較は、第７ｄ図のブロツク
７５０−９１２と７５０−９１４の如き比較回路
により行われる。探索動作サイクルから生じるレ
ベル信号（即ち、信号ZCD０１００−ZCD２１０
０）がレベル信号RTBLEV０１００−２１００
と同じであることを比較回路が検出する時はいつ
でも、この回路は出力比較信号CMPDATA／
OPERLEVを２進数１へ強制する（波形Ｘ）。こ
の状態は、ブロツク７５０−１１６の保留回路を
条件付けして回線CPSTOP０００を２進数零へ
強制する（波形Ｙ）。比較一致は、作用的には、
書込みメモリ・データとオペランド・アクセスと
の衝突がもはや存在しなくなる迄、キヤシユ回路
に失敗条件をシミユレートさせる。第８図の波形Ｈ及びＩから判るように、メモ
リ・データの書込みが完了する迄衝突の検出がオ
ペランドのアクセスを遅延させる。この時、オペ
ランドはキヤシユ・ユニツト７５０−３００から
アクセスされ、そしてデータ回復回路によつてプ
ロセサ７００のRDIレジスタにストローブされ
る。この時にプロセサ７００が解除される（即
ち、CPSTOP０００回線が２進数１に強制され
る）。理解されるように、メモリ書込み要求信号
MEMWRTREQ１００がＴクロツク・サイクル
の第１半部の間に２進数１へ強制される時、トラ
ンシツト・ブロツク・バツフア７５０−１０２か
らのレベル信号RTBLEV０１００−２１００
は、Ｔクロツク・サイクルの第２半部の間にメモ
リ・データを書込むためレジスタに保管される。次に、第１実施例に関する第８図の説明を終
る。即ち、STA命令はプロセサ７００にキヤシ
ユ・ユニツト７５０への第２キヤシユ要求を生成
させる。より詳細には、STA命令は完結のため
２つのプロセサ・サイクルを必要とする。その第
１のサイクルにおいては、プロセサ７００は
LDA命令に必要とされるものと類似する諸動作
を実施し、アドレスの生成をもたらす。このアド
レスは単書込み指令に含まれ、この指令をプロセ
サ７００はキヤシユ・ユニツト７５０へ第１キヤ
シユ・サイクルの終りに送る。その時、プロセサ
７００はDREQCAC回線を２進数１に強制する
（波形Ｍ）。第８図から判るように、ZADOB／RADO回線
に与えられた書込み指令アドレスは、ZADRスイ
ツチ７５０−３０２の位置１からRADRレジスタ
７５０−３０１にロードされる。第６サイクルの
第１半部の間、メモリ・データ転送がない時、第
７ｄ図のブロツク７５０−９２０００の回路は、
信号ENBMEMLEV１００及びENBADR１１００
を２進数零に強制する。このため、ブロツク７５
０−３０３の回路に組をなす信号（ZADR００１
００、〔ZADR０１１００乃至〔ZADR７０１０
０，〔ZADR７１１００を２進数零へ強制させ
る。従つて、ZADRO―７スイツチ７５０−３０
２ａ乃至７５０−３０２ｎは、ZDADスイツチ７
５０−５３０のアドレス出力をアドレス入力とし
てRADRO−７レジスタ７５０−３０１ａ乃至７
５０−３０１ｎに接続する。指令書込みアドレス
が信号〔CLKHT１００に応答して1/2Ｔクロツ
ク時にRADR０―７レジスタ内へクロツクされそ
して全てのレベルに与えられるが、この時何も生
じない。その理由は、登録簿探索が書込み指令に
対して実施されねばならないためである（即ち、
書込み信号は全く生成されない）。この書込み指
令アドレスは、次のＴクロツク・サイクルの間プ
ロセサ・データ・ワードの書込みのためRDADレ
ジスタ７５０−５３２に保管される。この書込み指令アドレスは又、探索動作サイク
ルを実施するため登録簿７５０−５００及び７５
０−５０２に与えられる。前述の如く、探索動作
は１完全Ｔクロツク・サイクルを必要とする。第
８図から判るように、RDADレジスタ７５０−５
３２に保管された書込み指令アドレスは、第７ク
ロツクの第１半部の間ZDADスイツチ７５０−５
３０の位置１を介してZDADスイツチ７５０−５
３０の位置１を介してZADR０―７スイツチ７５
０−３０２に与えられる。再び、ZADR０−７ス
イツチ７５０―３０２は、ZDADスイツチ７５０
−５３０のアドレス出力をRADR０−７レジスタ
７５０―３０１ａ乃至７５０―３０１ｎヘアドレ
ス入力として接続する。書込み指令アドレスは、
信号〔CLKHT１００に応答して1/2Ｔクロツク
時にアドレス・レジスタ７５０−３０１ａ乃至７
５０−３０１ｎ内へ再びクロツクされる。第７ｅ図から判るように、第７Ｔクロツク・サ
イクルの第２半部の間、マルチプレクサ回路７５
０−９２００２は、ブロツク７５０−５１２の諸
回路からの的中レベル信号RHITLEV０１００乃
至RHITLEV２１００をレジスタ７５０−９２０
０６へ入力として与える。これ等の信号は、1/2
Ｔクロツク信号〔CLKHT０２１に応答してレジ
スタ７５０−９２００６内へクロツクされ、そし
て複号器回路７５０−９２００８乃至７５０−９
２０１４の入力に与えられる。同時に、プロセサ
７００から得たスイツチ７５０−１４４からのゾ
ーン信号ZONE０１００乃至ZONE３１００も又
このサイクルの第２半部の間にレジスタ７５０−
９２００６にロードされる。 STA命令の第２のサイクルの間、プロセサ７
００はデータ・ワードをZADO回線及びRADOレ
ジスタを介してキヤシユ・ユニツト７５０へ転送
する。この時、ブロツク７５０−５２６の諸回路
は、ZCDINスイツチ７５０−３０４を条件付け
て、プロセサ・データ・ワードを位置１を介して
キヤシユ・ユニツト７５０−３００の全てのレベ
ルへ与えさせる。ブロツク７５０−９２００００
の複合器回路は、データ・ワードを適当なゾーン
（破形Ｏ）に書込むため、書込み信号組の内の１
つの組の１書込み信号（例、信号WRT００１０
０）を強制する。第８図から判るように、第３サイクルの間、プ
ロセサ７００は再び回線RDIBUFを２進数１に強
制して、STA命令がRBIRレジスタにロードされ
たことを示す。第５サイクルの第１半部の間、
RDIBUF信号によりセツトされるレジスタ７５０
−９２０２４のRDIBUFフロツプは、RADRレジ
スタ７５０−３０１の内容により指定された記憶
場所に記憶されている第２のLDA命令を、RIRA
レジスタ７５０−３０８にロードさせる（波形
Ｋ）。即ち、RDIBUFフロツプは信号TAKEINST
０００と２進数零に強制させ、これは信号
〔RIRA１００を２進数１に強制する。 RADRO〜７レジスタ７５０−３０１ａ乃至７
５０−３０１ｎには、ZICスイツチ７５０−９０
６とZADRスイツチ７５０−３０２の位置１を介
して第４サイクルの第２半部の間にRICA命令レ
ジスタ７５０−９００からのアドレスがロードさ
れる（波形Ｊ）。このアドレスは、キヤシユ・ス
トア・ユニツト７５０−３００の全レベルのアド
レス入力へ与えられる。又、第５サイクルの第１
半部の間に、RICAレジスタ７５０−９００のア
ドレス内容は１増分されそしてレジスタ７５０−
９００にロードし戻される。ZCDスイツチ７５０
−３０６からの適当な命令の読出しは、スイツチ
７５０−９１０からのレベル信号ZNICLEV０１
００−２１００の制御下で進行し、これら信号は
信号ZCD０１００−２１００の生成のために使用
される。 RIRAレジスタ７５０−３０８には第２のLDA
命令がロードされるが、第８図から判るように、
これは第６サイクル（波形Ｆ）迄RBIRレジスタ
に転送されない。その理由は、前述の如くSTA
命令が２つのサイクルを必要とするためである。 STA命令のＩサイクル実行の完了に続いて、
プロセサ７００は回線RDIBUFを２進数１に強制
する（波形Ｅ）。第８図から判るように、第２の
LDA命令は、そのRBIRレジスタへのロードに続
いて、回線DREQCACの２進数１へ強制（波形
Ｇ）により通知される時、プロセサ７００が第２
読出し指令をキヤシユ７５０に送る結果を生じ
る。前述の方法により、プロセサ７００からの読
出し指令アドレスは、信号〔CLKHT１００に応
答して第８サイクルの第１半部の間にRADR0〜
７レジスタ７５０−３０１ａ乃至７５０−３０１
ｈにロードされる（波形Ｈ）。このサイクルの第
２半部の間に、的中条件が生じたレベルからのオ
ペランド・アドレス・ワードは、ZDI回線を介し
てプロセサのRDIレジスタにロードされる。 RDIBUF回線が第６サイクルの間に２進数１に
強制されたため、これは再び第２のSTA命令に
対応する新らしい命令を第７サイクルの第１半部
の間にRIRAレジスタ７５０−３０８にロードさ
せる（波形Ｋ）。このSTA命令は、第７サイクル
の第２半部の間にＴクロツク時にプロセサRBIR
レジスタにロードされる（波形Ｌ）。前述の方法で、プロセサ７００は第２書込み指
令を発生し、この指令は、第９サイクルの間にキ
ヤシユ・ユニツト７５０に送られそして回線
DREQCACを２進数１に強制することにより通
知される（波形Ｍ）。この書込み指令アドレス
は、信号〔CLKHT１００に応答して1/2Ｔクロ
ツク時にRADO回線及びRDADレジスタ７５０−
５３２からRADR0〜７レジスタ７５０−３０１
ａ乃至７５０−３０１ｎにロードされる（波形
Ｎ）。第10サイクルの第２半部の間に、プロセ
サ・データ・ワードはキヤシユ・ユニツト７５０
−３００に書込まれる。又、次の命令は第８サイ
クルの第１半部の間にRIRAレジスタ７５０−３
０８にロードされる（波形Ｋ）。効果前記のことから、いかにして望ましい実施例の
構成が複数の動作を同時に生じさせるか、又いか
にして望ましい実施例の構成がキヤシユ・システ
ムにより実施されることを要する異なるタイプの
動作の間の干渉を最小限度にするかが判るであろ
う。従つて、この構成は効率および的中率に関し
てシステム性能の改善をもたらすものである。
又、いかにして望ましい実施例の構成がＴクロツ
ク・サイクルの第１半部の間に命令がキヤシユ・
ストア・ユニツト７５０−３００からアクセスさ
れ、又同じＴクロツク・サイクルの第２半部の間
にプロセサ・オペランドのキヤシユ・ストア・ユ
ニツト７５０−３００に関する書込み又は読出し
を可能にするかが判るであろう。望ましい実施例の如き高い的中率を有するシス
テムにおいては、メモリ・データがキヤシユに書
込まれるよりもかなり多くの命令がキヤシユから
アクセスされることが判るであろう。従つて、こ
の分割サイクル構成は、このような命令及びプロ
セサ・オペランドのアクセス間の干渉を最小限度
に抑えるものである。又、本構成は、メモリ・データの書込みとプロ
セサのオペランド・アクセスとの間の干渉を防止
するものである。前述の如く、各Ｔクロツク・サ
イクルの第１部分の間、キヤシユ・ストア・ユニ
ツト７５０−３００に書込まれるべきデータがあ
る時、ブロツク７５０−１１５の諸回路はメモリ
書込み要求信号を２進数１に強制する。この状態
は主メモリ８００により戻されるMIFS操向信号
から生じる。 RADRレジスタ７５０−３０１に読込むため、
トランシツト・ブロツク・バツフアの１つのアド
レス内容を選択のビツト２及び３が使用される。第７ｅ図から判るように、７５０−１１５から
の信号MEMWRTREQ１００がAND／NANDゲ
ート７５０−９２０５をして信号ENBMEMLEV
１００を２進数１に、信号ENBMEMLEV０００
を２進数零に強制させることが判る。これは、
ANDゲート７５０−３０３０２とANDデート７
５０−３０３０４に制御信号〔ZADR０１１００
及び〔ZADR００１００をそれぞれ２進数１及び
２進数零へ強制させる。その結果、ZADRスイツ
チ７５０−３０２が位置１の代りに位置２
（ZTBA）を選択する。従つて、トランシツト・
ブロツク・バツフアはRADRレジスタ７５０−３
０１に対するアドレス・ソースとして接続され
る。Ｔクロツク信号時に、トランシツト・ブロツ
ク・バツフア・アドレスはRADRレジスタにロー
ドされる。このＴクロツクに続く1/2Ｔクロツク
時に、RDFSBレジスタ７５０−７１２にロード
されるメモリ・データ信号は、ZCDINスイツチ
７５０−３０４を介してキヤシユ・ストア・ユニ
ツト７５０−３００へバツフア７５０−１０２か
ら読出されたアドレスにて書込まれる。第７ｅ図から判るように、信号
MEMWRTREQ１００はレジスタ７５０−９２
００６の下位の３つのフロツプを２進数１に強制
する。これは、復号器回路７５０−９２００８全
てを動作のため付勢する。従つて、これ等回路の
各々は、レベル信号RTBLEV０１００乃至
RTBLEV２１００を復号してその出力の１つを
２進数１に強制する。これはデータ・ワードの全
ての４バイトをキヤシユ・ユニツト７５０−３０
０に書込ませる。理解されるように、そのデー
タ・ブロツクの残りのワードは、連続するＴクロ
ツク動作サイクルの第１半部の間に同じ方法でキ
ヤシユ・ユニツト７５０−３００に書込まれる。注目すべきことに、メモリ・データが受取られ
つつあつて命令のアクセスを阻止する場合には、
ブロツク７５０−９２０の諸回路が回線
IBUFRDYが準備完了条件を示すことを禁止す
る。即ち、信号MEMWRTREQ１００が禁止命
令準備完了FINHRDYフロツプ７５０−９２１５
０を２進数１に強制させる。この状態がAND／
ORゲート７５０−９２１５６に信号
IFETCHRDY０００を２進数１に強制させる。
その結果、ブロツク７５０−１１５の諸回路によ
り生成される信号IBUFRDY１００が２進数零に
強制されて非準備完了条件を表わすのである。

【図面の簡単な説明】

第１図は本発明の諸原理を包含するシステムを
示すブロツク図。第２図は第１図のホスト・プロ
セサ７００とキヤシユ・ユニツト７５０を示すブ
ロツク図。第３ａ図乃至第３ｅ図は第２図のブロ
ツクのあるものを更に詳細に示す図。第４図は第
２図のキヤシユ・ユニツトを示すブロツク図。第
５図はキヤシユ・プロセサ・インターフエース６
０４を更に詳細に示す図。第６ａ図は第１図の制
御ストア制御ユニツトのフオーマツトを示す図。
第６ｂ図は第２図及び第３図の実行制御ストアの
マイクロ命令ワードのフオーマツトを示す図。第
７ａ図乃至第７ｅ図はキヤシユ・ユニツト７５０
の諸セクシヨンの個々のものを更に詳細に示す
図。第８図は本発明の望ましい実施態様の作用の
説明に使用されるタイミング図である。１００…システム・インターフエース・ユニツ
ト（SIU））、２００…入出力プロセサ（IOPP）、
３００…高速マルチプレクサ（HSMX）、４００
…低速マルチプレクサ（LSMX）、５００…局部
メモリ・モジユール、６００〜６０４…インター
フエース、７００…ホスト・プロセサ、７０１…
実行制御ユニツト、７０４…制御ユニツト、７０
４−１…制御論理ユニツト、７０４−４…デー
タ／アドレス出力回路、７０４−１５０…レジス
タ・セクシヨン、７１４…実行ユニツト、７２０
…文字ユニツト、７２２…補助演算／制御ユニツ
ト、７２８…乗除算ユニツト、７５０…キヤシ
ユ・メモリ、７５０−１…トランシツト・バツフ
ア／指令待ち行列セクシヨン、７５０−３…キヤ
シユ・セクシヨン、７５０−５…登録簿／的中制
御セクシヨン、７５０−７…命令バツフア・セク
シヨン、７５０−９…命令カウンタ・セクシヨ
ン、７５０−１０２…トランシツト・ブロツク・
バツフア、８００…主メモリ。

Claims

【特許請求の範囲】１データ処理ユニツトと共に使用するためのキ
ヤシユ・ユニツトであつて、前記データ処理ユニ
ツトから受取る指令に応答してキヤシユ・ユニツ
トに接続された主記憶装置に保持された情報に対
し高速アクセスを与えるキヤシユ・ユニツトにお
いて、イ前記情報の複写を保持するため複数のアドレ
ス指定可能なワード記憶場所を含むバツフア・
ストアと、ロ複数のアドレス指定可能な記憶場所を含んで
おり、前記バツフア・ストアの対応する記憶場
所に保持された各情報項目についての主記憶装
置アドレスの表示を保持するための登録簿と、ハ多数の入力と１つの出力とを有しており、該
多数の入力で対応する数のアドレス・ソースか
ら対応する数の主記憶装置アドレスを受けるア
ドレス・スイツチと、ニ前記出力と前記登録簿に結合されており、ア
クセスすべき前記登録簿内の前記記憶場所を指
定するアドレスを保持するためのアドレス・レ
ジスタと、ホ前記アドレス・スイツチに結合されており、
どのアドレス・ソースが前記アドレス・レジス
タにアドレスを供給するため選択されるのかを
識別する符号化された制御信号を発生するため
の制御回路と、及びヘ前記キヤシユ・ユニツトの１フル動作サイク
ルの１対の半サイクルを規定するためのタイミ
ング信号を発生するタイミング手段であつて、
該タイミング手段は、前記制御回路を条件付け
るよう結合されて、各前記半サイクルの間前記
アドレス・レジスタにアドレスをロードするた
め前記アドレス・ソースの１つを選択する符号
化制御信号を前記制御回路に発生させ、これに
より前記登録簿のそのアドレスされたセルから
前記表示の１つを読出し、また前記タイミング
手段は、前記バツフア・ストアに結合され、か
つ前記登録簿から読出された表示が前記レジス
タ内に保持されたアドレスと対応しているとこ
ろの半サイクルの次に続く各半サイクルの間前
記バツフア・ストアを制御し、それによつて前
記指令の内の現在作動のものに従つて情報項目
を読出すため又は情報項目を書込むため前記の
対応するバツフア・ストア記憶場所へのアクセ
スを付勢すること、から成るキヤシユ・ユニツト。２データ処理ユニツトと共に使用するためのキ
ヤシユ・ユニツトであつて、前記データ処理ユニ
ツトから受取る指令に応答してキヤシユ・ユニツ
トに接続された主記憶装置から取出されるデータ
及び命令に対し高速アクセスを与えるキヤシユ・
ユニツトにおいて、イ前記データ及び命令を記憶するため複数のレ
ベルに構成された複数のワード記憶場所を有す
るバツフア・ストアと、ロ前記複数のレベルの数と対応する数の複数の
多位置アドレス・スイツチ選択手段であつて、
各該手段は、多数の組の入力端子と、複数の出
力端子と及び複数の制御入力端子とを有し、前
記多数の組の入力端子は、対応する数の同じア
ドレス・ソースから対応する数のアドレスを受
けるよう接続されていること、ハ前記複数のレベルの数と対応する数の複数の
アドレス・レジスタ手段であつて、各該手段
は、前記アドレス・スイツチ選択手段の複数の
出力端子の異なつた１つと及び前記複数のレベ
ルの異なつた１つとに接続されており、キヤシ
ユ・サイクルの間アクセスされるべきワード記
憶場所を指定するアドレスを記憶すること、ニ前記キヤシユ・サイクルの第１と第２の半部
を規定するためのタイミング信号を生成するた
めの分割サイクル・タイミング手段と、及びホ前記タイミング手段と、各前記アドレス・ス
イツチ選択手段の各複数の制御端子と及び前記
複数のアドレス・ソースの１つとに接続されて
おり、１組のレベル信号を受取る制御回路手段
であつて、該制御回路手段は、前記アドレス・
スイツチ選択手段の制御端子に対し付与される
複数の組の制御信号を生成し、該複数の組の制
御信号は、前記キヤシユ・サイクルの前記第１
と第２の半部の間前記アドレス・レジスタ手段
の各々にロードされるべき前記アドレスを供給
するためどのアドレス・ソースが接続されるか
を識別するため符号化されており、前記制御回
路手段は、前記組のレベル信号に応答して、前
記複数の組の制御信号の内の１組をして、前記
組のレベル信号により示された前記複数のアド
レス・スイツチ選択手段の１つを条件付けさせ
てこれと関係した前記アドレス・レジスタ手段
へのロードのため前記１つのアドレス・ソース
からのアドレスを選択させ、かつ前記複数のア
ドレス・スイツチ選択手段の残りのものを条件
付けさせて残りのアドレス・レジスタ手段への
ロードのため前記アドレス・ソースの別のもの
からのアドレスを選択させ、それによつて前記
キヤシユ・サイクルの前記半部の１つの間にメ
モリ・データを前記１つのレベルへ書込みこれ
と同時に前記残りのレベルからの命令／オペラ
ンド・データのアクセスを可能にすること、から成るキヤシユ・ユニツト。３データ処理ユニツトと共に使用するキヤシ
ユ・システムであつて、前記データ処理ユニツト
から受取る指令に応答してキヤシユ・システムに
接続された主記憶装置から取出される命令及びデ
ータに対し高速アクセスを与えるキヤシユ・シス
テムにおいて、イ前記データ及び命令を記憶するため複数のレ
ベルに構成される複数のワード記憶場所を有す
るキヤシユ・ストアと、ロ前記複数のレベルの数と対応する数の複数の
多位置アドレス・スイツチであつて、各該スイ
ツチは、多数の組の入力端子と、複数の出力端
子と及び複数の制御入力端子とを有し、前記多
数の組の入力端子は、対応する数の同じアドレ
ス・ソースから対応する数のアドレスを受ける
よう接続されていること、ハ前記複数のレベルの数と対応する数の複数の
アドレス・レジスタであつて、各該アドレス・
レジスタは、前記複数のアドレス・スイツチの
前記複数の出力端子の異なつた１つと、及び前
記複数のレベルの異なつた１つとに接続されて
おり、キヤシユ動作サイクルの間アクセスされ
るワード記憶場所を指定するアドレスを記憶す
ること、ニ各キヤシユ・サイクルの第１と第２の半部を
規定するためのタイミング信号を生成する分割
サイクル・タイミング手段と、ホ１対の前記アドレス・ソース間の衝突条件の
存在を検出する比較器回路手段であつて、該手
段は１対の組の入力を有し、該入力の１組は前
記アドレス・ソースの前記１つから前記レベル
信号を受け取るよう接続され、他の組の入力は
前記の別のアドレス・ソースにより行われる動
作と関連する別の組のレベル信号を受取るよう
接続され、前記比較器回路手段は、前記主記憶
装置から受取つたメモリ・データを書込む動作
とデータ／命令をアクセスする動作とが同じレ
ベルに関する時、前記衝突条件を表わす出力信
号を生成するよう作用し、また前記比較器回路
手段は、前記アドレス・ソースの所定の１つに
接続されており、前記衝突条件がもはや存在し
ないことが検出される迄前記動作の所定の１つ
の遅延を付勢すること、及びヘ前記タイミング手段と、各前記アドレス．ス
イツチの前記複数の制御入力端子と及び前記ア
ドレス・ソースの１つとに接続されており、１
組のレベル信号を受ける制御回路手段であつ
て、該制御回路手段は、前記アドレス・レジス
タの各々にロードされるべき前記アドレスを供
給するためどのアドレス・ソースが接続される
かを識別する複数の組の制御信号を生成し、前
記制御回路手段は、キヤシユ動作サイクルの
間、前記の組のレベル信号に応答して、前記複
数の組の制御信号の１つをして、前記の組のレ
ベル信号により示された前記複数のアドレス・
スイツチの１つを条件付けさせてこれと関係し
た前記アドレス・レジスタへのロードのため前
記１つのアドレス・ソースからのアドレスを選
択させ、かつ前記複数のアドレス・スイツチ残
りのものを条件付けさせて残りのアドレス・レ
ジスタへのロードのため前記アドレス・ソース
の別のものからのアドレスを選択させ、それに
よつて前記キヤシユ・サイクルの前記半部の１
つの間に情報を前記１つのレベルへ書込みこれ
と同時に情報を残りのレベルからアクセスする
のを可能にすること、から成るキヤシユ・システム。４データ処理ユニツトと共に使用するキヤシ
ユ・ユニツトであつて、前記データ処理ユニツト
から受取る指令に応答してキヤシユ・ユニツトに
接続された主記憶装置から取出される情報に対し
高速アクセスを与えるキヤシユ・ユニツトにおい
て、イ前記情報を記憶するため複数のアドレス指定
可能なワード記憶場所を有するバツフア・スト
アと、ロ多数の入力と１つの出力とを有するアドレ
ス・スイツチ選択手段であつて、前記多数の入
力は、対応する数のアドレス・ソースから対応
する数のアドレスを受取ること、ハ前記出力と及び前記バツフア・ストアとに接
続されており、キヤシユ動作サイクルの間アク
セスされるべきワード記憶場所を指定するアド
レスを記憶するアドレス・レジスタ手段と、ニ前記アドレス・スイツチ選択手段に接続され
ており、前記アドレス・レジスタ手段に対して
前記アドレスを供給するためどのアドレス・ソ
ースが接続されるかを識別する符号化された制
御信号を生成する制御回路手段と、及びホ前記キヤシユ動作サイクルの多数のインター
バルを規定するためのタイミング信号を発生す
るタイミング手段であつて、該タイミング手段
は前記制御手段に結合されており、前記制御手
段は、前記インターバルの１つの間に前記タイ
ミング手段により条件付けされて前記アドレス
選択手段を付勢して、前記アドレス・レジスタ
手段にロードするためのアドレスを前記アドレ
ス・ソースの１つから選択させ、また前記制御
手段は、前記インターバルの別の１つの間に条
件付けされて前記アドレス・スイツチ選択手段
を付勢して前記アドレス・レジスタへロードす
るためのアドレスを前記アドレス・ソースの別
の１つから選択させ、それによつて同一キヤシ
ユ・サイクルの間に干渉なく両アドレス・ソー
スにより指定された前記情報のアクセスを可能
にすること、から成るキヤシユ・ユニツト。５データ処理ユニツトと共に使用するキヤシ
ユ・ユニツトであつて、前記データ処理ユニツト
から受取る指令に応答してキヤシユ・ユニツトと
接続された主記憶装置から取出される命令及びデ
ータに対し高速アクセスを与えるキヤシユ・ユニ
ツトにおいて、イ前記データ及び命令を記憶するため複数のレ
ベルに構成された複数のアドレス指定可能なワ
ード記憶場所を有するバツフア・ストアと、ロ多数の組の入力端子と、複数の出力端子と及
び複数の制御入力端子とを有する多位置アドレ
ス・スイツチ選択手段であつて、前記多数の組
の入力端子は、対応する数のアドレス・ソース
から対応する数の組のアドレス信号を受けるこ
と、ハ前記複数の出力端子と前記バツフア・ストア
とに接続されており、キヤシユ動作サイクルの
間アクセスされるべき前記レベル内のワード記
憶場所を指定するアドレスを記憶するためのア
ドレス・レジスタと、ニ前記多位置アドレス・スイツチ選択手段の前
記複数の制御入力端子に接続されており、前記
出力端子に対して前記アドレスを供給するため
どのアドレス・ソースが接続されるかを識別す
る符号化された制御信号を生成する制御回路手
段と、及びホ前記キヤシユ動作サイクルの第１と第２のイ
ンターバルを規定するためのタイミング信号を
生成する分割サイクル・タイミング手段であつ
て、該タイミング手段は前記制御手段に結合さ
れており、前記制御手段は、前記第１のインタ
ーバルの間前記タイミング手段により条件付け
されて前記アドレス選択手段を付勢し、前記ア
ドレス・レジスタへのロードのため前記アドレ
ス・ソースの第１のものにより前記組の入力端
子の第１のものに与えられるアドレスを選択さ
せ、また前記制御手段は、前記第２のインター
バルの間条件付けされて前記アドレス・スイツ
チ選択手段を付勢し、前記アドレス・レジスタ
へのロードのため前記アドレス・ソースの第２
のものにより前記組の入力端子の第２のものへ
与えられるアドレスを選択させ、それによつて
同一キヤシユ・サイクル間前記第１及び第２の
アドレス・ソースにより指定されるデータ及び
命令のアクセスを含む異なつたタイプの動作の
実行を干渉なく可能にすること、から成るキヤシユ・ユニツト。６データ処理ユニツトと共に使用するキヤシ
ユ・システムであつて、前記データ処理ユニツト
から受取る指令に応答して多数のアドレス・ソー
スによりキヤシユ・ユニツトに接続された主記憶
装置から取出される命令及びデータに対し高速ア
クセスを与えるキヤシユ・システムにおいて、イ前記データ及び命令を記憶するため複数のレ
ベルに構成された複数のアドレス指定可能なワ
ード記憶場所を有するキヤシユ・ストアであつ
て、前記レベルはワード単位で情報をアクセス
するため垂直方向に配置されていること、ロ多数の組の入力端子と、複数の出力端子と及
び複数の制御入力端子とを有する多位置アドレ
ス・スイツチであつて、前記多数の組の入力端
子は、前記多数のアドレス・ソースから対応す
る数の組のアドレス信号を受けること、ハ前記複数の出力端子と前記キヤシユ・ストア
とに接続されており、キヤシユ動作サイクルの
間アクセスされるべき内容を有した前記レベル
内の記憶場所を指定するアドレスを記憶するた
めのアドレス・レジスタと、ニ前記多位置アドレス・スイツチの入力制御端
子に接続されており、前記多数のアドレス・ソ
ースのどれが前記出力端子に対して前記アドレ
スを供給するため接続されるかを識別する符号
化された制御信号を生成する制御回路手段と、
及びホ前記キヤシユ動作サイクルの第１と第２の半
部を規定するためのタイミング信号を生成する
分割サイクル・タイミング手段であつて、該タ
イミング手段は前記制御手段に結合されてお
り、前記制御手段は、前記第１半部の間前記タ
イミング手段により条件付けされて前記アドレ
ス・スイツチを付勢し、前記アドレス・レジス
タへのロードのため前記アドレス・ソースの第
１のものにより前記組の入力端子の第１のもの
に与えられるアドレスを選択させ、それによつ
て前記キヤシユ・サイクルの第２半部の間デー
タのアクセスを可能にし、また前記制御手段
は、前記第２半部の間に条件付けされて前記ア
ドレス・スイツチを付勢し、前記アドレス・レ
ジスタへのロードのため前記アドレス・ソース
の第２のものにより前記組の入力端子の第２の
ものに与えられるアドレスを選択させ、それに
よつて前記キヤシユ・サイクル前記第１半部の
間命令のアクセスを干渉なく可能にすること、から成るキヤシユ・システム。