JPS6236399B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電荷結合型並列・直列シフトレジスタ
に関係し、より詳しくは第１および第２の電荷貯
蔵井戸内を交互に移動してジグザグ型の軌跡で電
荷が転送される電荷結合型並列・直列シフトレジ
スタに関係する。

電荷結合型シフトレジスタを用いたCCDメモ
リーはデイジタル式計転機装置で２進法の形で情
報を記憶するために用いられる。これらの計算機
装置にはほぼ無限の種類があり、したがつて前記
メモリーの需要は大きい。

現在利用しうるCCDメモリーのアクセス時間
は約100マイクロ秒である。これはMOS／T²Lメ
モリーの呼出し時間よりも遅いがデイスク／テー
プメモリーのアクセス時間よりも速い。例えば、
前者の呼出し時間は約50〜300ナノ秒であり後者
のアクセス時間は約10ミリ秒から数秒である。し
たがつてCCDメモリーはテープおよびデイスク
に対しては迅速な副次的なメモリーとして用いら
れる。またCCDメモリーはより速いMOS／T²L
を必要としない計転機において「迅速なメモリ
ー」として使用される。

従来の技術とその問題点 CCDメモリーチツプの重要なパラメーターは
チツプあたりのビツト数である。というのはここ
数年間の計算機装置の傾向がより大きな量の記憶
装置を求めることになつたからである。したがつ
て、チツプあたりのビツト数を増すように様々な
工夫がされてきた。この結果現在ではチツプあた
り16000ビツトは普通である。たとえば1976年２
月発行の「IEEE Journal of Solid−State
Circuits」の１〜74頁を見よ。前記ビツト数を増
す努力がさらに続けられている。

CCDメモリーの一般的な構造は直列−並列−
直列（SPS）構造である。最初に２進法ビツトが
直列にシフトレジスタに負荷される。レジスタが
一杯になるとビツトは並列にフアーストイン−フ
アーストアウト スタツク（first in−first out
stack）に負荷される。それからビツトはスタツ
ク内で列転送チヤンネルを通つて並列して動かさ
れる。スタツクの出力において、それらは並列に
もう１つのシフトレジスタに負荷される。それか
らビツトは直列に検出装置に移送される。

SPS構造の大きな利点はただ１つの検出装置が
あればよく、したがつて比較的複雑であるが全チ
ツプ面積の比較的小さな部分を占めることであ
る。この点においてはたとえば1975年発行のカル
ロ・セキン（Carlo H.Sequin）とミカエル・ト
ンプセツト（Michael F.Tompsett）著 電荷転
送装置の245頁を見よ。しかしスタツクの列転送
チヤンネル間のチツプ領域がむだになることが大
きな欠点である。これは２つのレジスタの並列な
出力／入力に列転送チヤンネルを整列させなけれ
ばならないからでレジスタの連続した出力／入力
間の間隔は列転送チヤンネルを製作するのに必要
な間隔より大きい。

レジスタの連続した出力／入力間の間隔を狭く
するのに用いられてきた従来の技術の１つには段
あたり通常は１つの出力／入力であるが代りに２
つの出力／入力を提供することがある。しかしこ
の技術に関する問題点はその動作を制御するのに
複雑なクロツキング装置を必要とすることであ
る。入力レジスタは列転送チヤンネルを満たすの
に２回負荷されねばならず、出力レジスタは列転
送チヤンネルを空にするのに２回非負荷にされな
ければならない。

チツプあたりの記憶貯蔵ビツト数を増すのに用
いられてきたもう１つの技術はらせん状構造を利
用することである。この構造は直列に結合された
複数個のシフトレジスタを利用し、それにより前
記列転送チヤンネル間隔の問題を解消する。しか
し新らたな問題が発生する。各ビツトの直列行路
が長くなり、したがつて信号が直列チエーンを通
過する時に信号を再発生するように中間点にリフ
レツシユ段を加えなければならない。

問題点を解決するための手段 従来の技術の欠点を考慮して改良されたCCD
並列・直列シフトレジスタを提供することが本発
明の１つの目的である。

さらにもう１つの目的は列転送チヤンネル間の
間隔が減少したCCD並列・直列シフトレジスタ
を提供することである。

本発明の特徴を添付した図面を参照にし特別な
実施例について説明する。

作用効果および実施例 最初に電荷結合型並列・直列シフトレジスタの
構造を、これをメモリーブロツクに適用した実施
例について第２図に即して説明する。

第２図に参照すると、SPSメモリーブロツクの
ブロツク線図（比例尺でない）は特別なSPSメモ
リー構造を示している。基本的にはメモリーブロ
ツクはＮ−段直列・並列レジスタ５０、Ｍ−段ス
タツク６０、およびＮ−段並列・直列レジスタ７
０から成る。レジスタ５０と７０はそれぞれジグ
ザグ型の電荷転送路５１と７１を持つ。ジグザグ
型によりレジスタ５０と７０の寸法５２とＭ−段
スタツク６０の幅６７が減少され、したがつてブ
ロツクの全表面積を減少させる。このジグザグ構
造の詳細を後に本明細書に充分説明する。

直列・並列レジスタ５０は電荷入力装置５３と
Ｎ直列結合段５４から成る。電荷入力装置５３は
データ入力信号を受け取るために入力リード線５
５を持つ。装置５３はリード線５５上の入力信号
に応答して「０」または「１」を示す電荷パケツ
トを発生する。この電荷はジグザグ型の電荷転送
路５１に沿つて段から段へ移動される。各段はこ
の電荷の転送を制御するように第１および第２の
位相直列転送電極５６および５７を含む。リード
線５８および５９はそれぞれ各段の電極５６およ
び５７に結合される。クロツク信号SP１とSP２
はそれぞれリード線５８と５９に供給される。

スタツク６０は複数個の列チヤンネル６１と２
重線で図示された列チヤンネルストツプ６２から
成る。レジスタ５０の各段５４は列チヤンネルの
うちの１つの入力６８に結合された出力領域を持
つ。チヤンネル６１とチヤンネルストツプ６２は
（ジグザグ型に反して）まつすぐな形をしてい
る。チヤンネルおよびチヤンネルストツプは交互
に並列しており、レジスタ５０に垂直になつてい
る。スタツク６０は直列・並列転送電極６３、複
数個の第１および第２の位相並列転送電極６４と
６５、および列チヤンネルを介して電荷を移動さ
せるための並列・直列転送電極６６を含む。これ
らの電極はすべてのチヤンネルに垂直であり横切
つてのびている。さらに、電極６３な一部レジス
タ５０の段５４の出力領域の上を覆う。リード線
は電極６３，６４，６５、および６６に結合し、
クロツク信号Ｐ１，Ｐ２，Ｐ３，４Ｐのそれぞれ
が電荷の動きを制御するようにこれらの電極に供
給される。

スタツク６０を提供するのに必要な面積は列チ
ヤンネルストツプ６２を形成することによつて本
発明においては隣接列チヤンネル間の電気絶縁を
するのに必要な面積以下に減少される。これによ
り列チヤンネルの幅より狭い幅をもつ列チヤンネ
ルストツプとなる。１つの特別な実施例におい
て、チヤンネルストツプの幅は約0.508×10^-3cm
チヤンネルの幅は約1.016×10^-3である。チヤン
ネルの幅は列チヤンネルが通過させなければなら
ない電荷の最大量により指定される。本発明以前
では、列チヤンネルの中心から中心までの間隔は
レジスタ５０上の直列転送電極５６と５７の幅に
より指定されたが、本発明のジグザグ型の電荷転
送路はこの制御をなくす。

並列・直列レジスタ７０はＮ直列結合段７２と
１つの電荷検出装置７３から成る。段７２の各々
は１つの列チヤンネルの出力６９に結合された入
力領域を持つ。転送電極６６は一部がレジスタ７
０の入力領域の上を覆う。段７２の各々はレジス
タを介して電荷の転送を制御する第１および第２
の位相直列転送電極７４と７５を含む。リード線
７６と７７はそれぞれ電極７４と７５に結合し、
クロツク信号PS１とPS２が電極７４，７５に印
加される。電荷検出装置７３は最後の段において
２進法「１」または「０」を表わす電荷の存否を
感知し、感知された電荷レベルを反映する出力信
号をリード線７８上に発生する。

第４図を参照すると、レジスタ５０とスタツク
６０の一部の大きく拡大した上面図が示されてい
る。この図面はメモリーブロツク１１を小さな寸
法にすることを可能にするジグザグ型の電荷転送
路５１を非常に詳しく示している。電荷転送路５
１は複数個の電荷貯蔵井戸９１から成る。第４図
の点線はこれらの貯蔵井戸の形をふちどつてい
る。井戸は互いに横方向にオフセツトされレジス
タ５０内の共通中心線９２に沿つて位置する。２
つの井戸が各段５４に含まれ、一方の井戸は電極
５６の前方部にあり、もう１方の井戸は電極５７
の前方部の下にある。

各井戸９１は本体部分９３と尾部分９４を備え
る。本体部分９３は相対的に幅広く、井戸内の大
部分の電荷を保つ。尾部分９４は相対的に細長
く、電荷を隣接井戸から本体部分に移動させる。

第１の位相電極５６下にある井戸が列チヤンネ
ル６１と整列される。これらの井戸の本体部分９
３は隣接の列ストツプと電極６３により形成され
た３つの側面空間を完全に埋める。一方第２の位
相電極５７の下にある井戸は列チヤンネルストツ
プ６２に整合する。隣接井戸間の空間にジグザグ
型の電荷転送路が形成される。これらの形状によ
り、レジスタ５０と７０の寸法５２とスタツク６
０の幅６７が任意の電荷貯蔵容量に対して大きく
減少される。

さらに、井戸の電荷貯蔵容量は電極とチヤンネ
ルマスクに対する井戸植え込みマスクの不整合に
相対的に関係しない。これはCCDメモリーを製
造する際に用いらる好ましい工程において、列チ
ヤンネルストツプ６２は相対的に早くに形成され
るが電荷貯蔵井戸９１は次に形成されるからであ
る。Ｐ−型基板において、列チヤンネルストツプ
はP⁺型インプラントと厚い酸化物の上を覆う層
から成る。このP⁺部分と厚い酸化物は次に電荷
貯蔵井戸を刻み込むための作りつけのマスクとし
て働く。すなわち、列チヤンネルストツプをマス
クするホトレジストは必要でなく、したがつて任
意の電荷貯蔵井戸の刻み込みにより列ストツプ間
の領域は完全に満たされる。この自己整合工程は
1975年７月23日にタツシユ（A.Tasch）により出
願されテキサス・インスツルメント社に権利が譲
渡共願の米国特許出願598316号に記載されてい
る。

第５Ａ図を参照すると、第４図のジグザグ型電
荷転送路５１に沿つて切断した断面図が示されて
いる。１つの実施例において、電荷転送路５１は
Ｐ型半導体基板１０１上に形成され、電荷貯蔵井
戸９１がＮ型インプラント１０３により形成され
る。薄い絶縁層１０２が基板１０１の上部上に配
置される。第１の位相電極５６と第２の位相電極
５７が電荷転送路に沿つて絶縁層の上部に交互に
配置される。リード線５８と５９はそれぞれ電極
５６と５７に結合される。

固定拡散電圧１０４が電極５６と５７の下にあ
るＮ型注入物１０３により表面１０６上に派生さ
れる。リード線５８と５９上のクロツク信号が両
方とも基底近くにあるとき、電荷は拡散電圧によ
りインプラント部分の表面１０６上に捕えられ
る。しかし隣接電極間の電圧障壁１０５はリード
線５８と５９上のクロツクにより変えられ、それ
はだいたい固定拡散電圧からクロツク電圧差をひ
いたものに等しい、第５Ｂ図はリード線５８と５
９上のクロツクが両方とも基底近傍にあるとき、
電荷がどのようにしてインプラント１０３により
発生された拡散電圧により捕えられるかを示して
おり、第５Ｃ図はリード線５８上のクロツクは基
底近くのままであるがリード線５９上のクロツク
が高い電圧に上昇したときの２つの隣接インプラ
ント間の障壁電圧１０５を示している。

第６図を参照すると、スタツク６０の一部と並
列・直列レジスタ７０の上面図が大きく拡大され
て示されている。この図面を第４図と比較する
と、並列・直列レジスタ７０は直列・並列レジス
タ５０と似た構造を備えている。

レジスタ７０の各段７２は２つの井戸型ポテン
シヤル１１１を含み、各井戸型ポテンシヤルは幅
の広い本体部分１１２と細長い尾部分１１３を備
えている。井戸型ポテンシヤル１１１は互いに横
方向にオフセツトされ、尾部分１１３はレジスタ
７０内の共通中心線７９に沿つて位置する。この
井戸型ポテンシヤルの配置によりジグザグ型電荷
転送路７１が形成され、与えられた電荷貯蔵容量
に対するレジスタ７０の寸法および整合許容限度
が減少される。レジスタ７０の寸法が減少される
ことにより、列チヤンネル６１の中心間の距離は
より小さくでき、したがつてスタツク６０の占有
面積が減少される。

第２の実施例として、埋め込みチヤンネル
CCDメモリーを製造してもよい。埋め込みチヤ
ンネルの実施例は第５Ａ図に示された構造とよく
似た構造を備えている。ただ１つの違いは基板１
０１の極性とは逆の極性の注入物が表面１０６に
含まれることである。このインプラントは表面１
０６から基板１０１の中に発生する最大ポテンシ
ヤルの位置をずらし、それにより表面１０６の少
し下に位置する電荷チヤンネルを設ける。

第１図を参照すると、本発明の１つの実施例の
ブロツク線図が示されている。この実施例は電荷
結合デバイスメモリー（CCDメモリー）と呼ば
れる。この特殊なメモリーは約64000ビツトの22
進法情報を記憶する容量を持つ。このメモリーは
電荷結合デバイス（CCD₂）で実現され、単一の
半導体チツプ上に製造される。

基本的には、CCDメモリーは記憶配列１０、
アドレス デコード ロジツク（address
decode logic）２０、入力／出力バツフア３０、
クロツク ロジツク４０、と基準電圧ロジツク４
５から成る。電源はリード線４６を介してこれら
部品に供給される。記憶配列１０には16個の直
列・並列・直列（SPS）メモリーブロツク１１が
基本的には含まれる。再発生ロジツク１２が各ブ
ロツクに提供される。16個のブロツクのうち各々
は4096ビツトの２進法情報を記憶する容量を持
つ。

アドレスレコードロジツク２０はアドレス信号
Ａ０〜Ａ３、CEおよびに対応して16個のメモ
リーブロツク１１のうちの１つを選択する。アド
レスデコードロジツクはたとえば電子装置に関す
るIEEE会報1976年２月発行 ED−23号の117〜
126頁に説明されているような前述した論理装置
で与えてもよい。アドレス信号はCCDメモリー
の外部で発生され、レード線２１を介してメモリ
ーに印加される。信号CEが高い電圧レベルにあ
り、信号が低い電圧レベルにある時、アドレ
スデコードロジツク２０が働らく。デコードロジ
ツク２０はリード線２１上で信号Ａ０〜Ａ３を受
けとり、Ａ０〜Ａ３の信号を符号化し、リード線
２２に選択信号を発生する。リード線２２は選択
的に１つのメモリーブロツク・再発生ロジツク対
し結合し、リード線２２上に発生させられた信号
は選択信号と見なされる。

２進情報は選択されたSPSメモリーブロツクに
次のようにして書きこまれる。リード線３１は入
力／出力バツフア３０に結合し、２進法情報が
CCDメモリー外部のソースからバツフア３０に
加えられる。入力／出力バツフア３０はリード線
３１上の信号をリード線３２に緩衝する。リード
線３２は各SPSメモリーブロツクの再発生ロジツ
クの入力に結合するが、リード線３２上の信号は
選択されたブロツクだけにより受けとられる。数
個の再発生ロジツクのうちの任意の１つをメモリ
ーブロツクと接続して用いてもよい。そのような
再発生ロジツクの列がウイリアム・ゴスニー
（William M.Gosney）により1974年８月22日に
出願された共願の米国特許出願499717号に説明さ
れており、テキサスインスツルメント社に権利が
譲渡されている。

同じようにして、２進法情報がリード線３３と
３４を介して選択されたSPSメモリーブロツクか
ら読み取られる。リード線３３は再発生ロジツク
１２を介してSPSメモリーブロツクの各々の出力
に結合する。選択されたブロツクは選択されたビ
ツトを感知リード線３３上に情報信号を発生する
ように基準電圧ロジツク４５により形成された基
準電圧信号を利用する。入力／出力バツフア３０
はリード線３３に結合し、リード線３３上の信号
をリード線３４に緩衝する。リード線３４上の緩
衝された信号はCCDメモリーの外部のロジツク
により感知される。リード線３３上の信号を緩衝
するように用いられた回路の例が第１Ａ図に示さ
れている。

前述した書き込みおよび読み出し動作は信号
Ｒ／、CK１とCK２によりさらに制御される。
これらの信号はそれぞれリード線３５，４１およ
び４２を介してCCDメモリーに印加される。リ
ード線３５は入力／出力バツフア３０に結合し、
さらに各ブロツクの再発生ロジツク１２に結合し
たリード線３６を駆動する。リード線３５の高い
電圧は読み出し命令として解釈され、低い電圧は
書き込み命令として解釈される。リード線４１と
４２はPSPメモリーブロツク１１の各々およびク
ロツクロジツク４０に結合する。クロツクロジツ
ク４０はリード線４１と４２上の信号CK１とCK
２を受け取り、それに応答してクロツク信号SP
１，SP２，Ｐ１，Ｐ２，Ｐ３，Ｐ４，PS１およ
びPS２を発生する。これらの信号はSPSメモリ
ーブロツク１１内の電荷転送のタイミングを制御
する。数個のリード線４３はクロツクロジツク４
０をSPSメモリーブロツク１１に結合し、発生さ
れたクロツク信号を選ぶ。

前述したCCDメモリーの重要な態様はSPSメモ
リーブロツク１１の構造にある。その新しい構造
はメモリーブロツクの各々を与えるのに必要な半
導体表面積の大きさを減少する。これはより大き
な記憶容量のメモリーがひん繁に必要であり、ブ
ロツクあたりの表面積を減少させることは与えら
れたチツプの大きさに含まれうる記憶の量を増加
させるので非常に好ましい結果である。

第３図を参照すると、SPSメモリーブロツク１
１のタイミング図が示されている。この線図はメ
モリーブロツクの部品を通つて電荷が動く過程を
説明している。

時間間隔８１の間で、入力装置５３はリード線
５５上の連続したデイジタル入力信号に応答して
電荷パケツトを注入する。クロツクSP１とSP２
がレジスタ５０のＮ段を介してこれら注入された
電荷パケツトを移動させるために交互に現われ
る。Ｎ・チヤンネル装置の場合、クロツクSP１
が高い電圧レベルにありクロツクSP２が低い電
圧レベルにあるとき、すべての電荷パケツトは電
極５６の下の井戸型ポテンシヤル内にある。逆に
クロツクSP１が低いレベルにありクロツクSP２
が高いレベルにある時は、電荷パケツトは電極５
７下の井戸型ポテンシヤルの中へ働く。したがつ
て、このSP１−SP２のクロツク連鎖のＮサイク
ル後には、レジスタ５０の各段は内部に電荷パケ
ツトを貯える。

時間間隔８２の間、クロツク信号Ｐ１は高い電
圧レベルにあり、レジスタ５０内の電荷パケツト
の一群は並列してレジスタ５０の各段から電極６
３の下にあるスタツク６０の中へ働く。クロツク
信号SP１とSP２の両方はこの時間の間低いレベ
ルにある。

次の時間間隔８３において、クロツク信号Ｐ２
は高いレベルになり、電極６３下にある電荷パケ
ツトは隣接した電荷６４下に移動する。またSP
１−SP２のクロツク連鎖は続き、レジスタ５０
は補充し始める。

もう１つの時間間隔８４の間、クロツクＰ２は
低いレベルにクロツクＰ３は高いレベルにあり、
スタツク６０内の電荷パケツトは電極６５下に動
く。再び、SP１−SP２クロツク連鎖はレジスタ
５０を補充し続ける。

もう１つの時間間隔８５において、クロツクＰ
４は行いレベルになり、電荷パケツトは電極６５
下から隣接の電極６６下に移動する。この電荷パ
ケツトは以前の時間間隔８２にレジスタ５０から
スタツク６０へ移動された電荷パケツトの一群と
同じでないことに注意せよ。電荷パケツトの特定
の一群がスタツク６０を通つて伝幅するには時間
間隔８３と８４はＭ回繰り返さなければならな
い。また時間間隔８５において、電荷パケツトの
新しい一群がレジスタ５０からスタツク６０へ移
動されてもよい。

さらにもう１つの時間間隔８６において、クロ
ツクPS１とPS２は電荷パケツトを電極６６下か
らレジスタ７０へ動かすように連鎖される。また
SP１−SP２クロツク連鎖はレジスタ５０を補充
し続ける。

本発明の様々な実施例を詳細に説明した。しか
しこれらの説明した実施例のいくつかの他の変形
があることは明らかである。たとえばＰ型インプ
ラントを備えて電荷貯蔵井戸を形成するＮ型基板
を本発明を構成するのに用いてもよいことは当業
者には明らかであろう。また、Ｎ型とＰ型の注入
物を利用するより複雑な電荷貯蔵井戸も用いられ
る。さらに、クロツク周波数または波形のいくつ
かの修正および変形がSPSメモリーブロツクを介
して電荷を転送するのに用いられる。本発明の性
質および精神から逸脱せずに多くの変形と修正が
前述した詳細で可能であることは明らかなので、
本発明は特許請求の範囲に説明されている以外に
説明した前記詳細に制限されないことを理解せ
よ。

【図面の簡単な説明】

第１図は本発明の一実施例である64000ビツト
CCDメモリーのブロツク線図である。第１Ａ図
は第１図において用いられた緩衝器の回路例であ
る。第２図は第１図のメモリーに用いられるSPS
メモリーブロツクのブロツク線図である。第３図
は第２図のSPSメモリーブロツクのタイミング図
である。第４図は第２図のSPSメモリーブロツク
に用いられる直列・並列レジスタの一部を大きく
拡大した上面図である。第５Ａ図は第４図の直
列・並列レジスタのジグザグ型電荷転送路を大き
く拡大した断面図である。第５Ｂ図〜第５Ｃ図は
第５Ａ図のジグザグ型電荷転送路に沿つてのポテ
ンシヤル図である。第６図は第２図のSPSメモリ
ー素子に用いられる並列・直列レジスタの一部を
大きく拡大した上面図である。 参照番号の説明、１０……記憶配列、１１……
メモリーブロツク、１２……再発生ロジツク、２
０……アドレスレコードロジツク、３０……入
力／出力ロジツク、４０……クロツクロジツク、
４５……基準電圧ロジツク、５０……Ｎ−段直
列・並列レジスタ、６０……Ｍ−段スタツク、７
０……Ｎ−段並列・直列レジスタ、５１，７１…
…ジグザグ型電荷転送路、５６，５７……電極、
６１……列チヤンネル、６２……列チヤンネルス
トツプ、６３，６４，６５，６６……電極、６７
……列チヤンネルストツプ、７２……Ｎ直列結合
段、７３……電荷検出装置、７４，７５……電
極、９１……電荷貯蔵井戸、１０１……Ｐ型半導
体基板、１０２……絶縁層、１０３……Ｎ型イン
プラント、１０５……電圧障壁。

Claims (1)

1. 【特許請求の範囲】 １ 複数の並列な列チヤンネルよりなる並列レジ
   スタ列と、前記並列レジスタ列と信号電荷の受け
   渡しを行うよう前記並列レジスタ列の端部側に前
   記並列レジスタ列と交差する方向に沿つて設けら
   れた直列シフトレジスタとを有する電荷結合型並
   列・直列シフトレジスタであつて、 (A) 当該直列シフトレジスタの長手方向に沿つて
   且つ各々が前記列チヤンネルと等しい間隔で配
   列された複数の第１の電荷貯蔵井戸を有する第
   １の電荷貯蔵井戸列と、 (B) 同じく前記シフトレジスタの長手方向に沿つ
   て配列された複数の第２の電荷貯蔵井戸を有す
   る第２の電荷貯蔵井戸列と、 (C) 前記複数の第１の電荷貯蔵井戸のポテンシヤ
   ルを同時に変える第１の位相直列転送電極と、 (D) 前記複数の第２の電荷貯蔵井戸のポテンシヤ
   ルを同時に変える第２の位相直列転送電極と、 を有し、 前記第２の電荷貯蔵井戸列は前記第１の電荷貯
   蔵井戸列に対して前記長手方向に位置ずれした状
   態で前記第１の電荷貯蔵井戸列に隣接して配置さ
   れており、 前記第１および第２の電荷貯蔵井戸列を構成す
   る個々の第１および第２の電荷貯蔵井戸は井戸内
   の大部分の電荷を保つ本体部分とこの本体部分よ
   り前記長手方向と交差する方向にのびる短寸の尾
   部分とを有し、第１の電荷貯蔵井戸の尾部分と第
   ２の電荷貯蔵井戸の尾部分とが前記長手方向に沿
   つて仮想上の少なくともほぼ直線上に交互に配置
   されるとともに前記第１の電荷貯蔵井戸の本体部
   分は前記列チヤンネルに整列して配置され、第１
   の電荷貯蔵井戸の本体部分と第２の電荷貯蔵井戸
   の本体部分は前記仮想直線の反対側に交互に配置
   され、 前記第１および第２の位相直列転送電極に交互
   に転送電圧が印加されると信号電荷が第１の電荷
   貯蔵井戸内と第２の電荷貯蔵井戸内とを交互に移
   動してジクザク型の軌跡で前記長手方向に沿つて
   転送されるよう構成されている電荷結合型並列・
   直列シフトレジスタ。