JPH0415560B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、大略、電荷結合素子（CCD）に関
するものであつて、更に詳細には、直列−並列−
直列（SPS）構成を使用したCCDメモリに関す
るものである。

２相の直列−並列−直列・電荷結合素子
（SPS・CCD）メモリはバーシユネイ
（Varshney）、ベンカテスワーラン
（Venkateswaran）、アメリオ（Amelio）等によ
る米国特許第4165541号に開示されている。この
メモリは、並列シフトレジスタのグループを有す
ると共に、そのグループの一端部に直列入力シフ
トレジスタを有し、且つそのグループの他端部に
は直列シフトレジスタを有するものである。２相
クロツク信号の速度に応じてデータが直列入力レ
ジスタに供給され、そのレジスタが一杯になる
と、直列−並列転送動作が行なわれてデータを並
列シフトレジスタ内にロードさせる。而して、リ
プルクロツク技術を使用してデータが並列シフト
レジスタ内を転送され、次いで、並列−直列転送
動作が行なわれてデータが直列出力シフトレジス
タにロードされる。

このようなメモリでは従来のインターレース技
術を使用しており、従つて入力乃至は出力直列シ
フトレジスタの各要素に対して１個の並列シフト
レジスタが設けられている。入力レジスタ及び出
力レジスタに対して２相クロツク電極構造を使用
することによつて、電荷は並列レジスタへ又は並
列レジスタから正しい位相でもつて転送され、従
つて、電荷は交互の並列レジスタへ又は並列レジ
スタから交互に転送される。従来、並列レジスタ
から直列出力レジスタへの電荷の転送に於いては
最後の蓄積ゲートに中間電圧を印加すると言うこ
とが必要であつた。このような中間電圧は、交互
の並列チヤンネルに於けるデータが高い電位（即
ちφ₁又はφ₂）状態にある直列ゲートへ転送され、
且つその他の交互の並列チヤンネルからのデータ
は最後の貯蔵ゲートに印加されている中間電圧が
電荷転送を発生させたくない箇所に於ける直列ゲ
ートの電位よりも高いと言うことによつて転送が
行なわれないと言うことを確保するものである。
従来技術に於いては、このように中間電圧を必要
とするばかりか、並列レジスタからの電荷が高速
動作が行なわれる直列レジスタへ直接的に転送さ
れインターレースされるものであるからタイミン
グに関する条件は極めて厳しいものである。

本発明は以上の点に鑑みなされたものであつ
て、改良されたSPS・CCDメモリを提供するこ
とを目的とする。

本発明の１特徴によれば、２相SPS・CCDメ
モリアレイが並列レジスタから直列出力レジスタ
へ電荷を転送する手段を有し、前記電荷を転送す
る手段が、第１の交互の並列レジスタの各々に関
連した第１の転送ゲートと、第２の交互の並列レ
ジスタの各々に関連した第２転送ゲートと、各第
１の転送ゲートに関連した並列レジスタの第１の
貯蔵ゲートと、各第２の転送ゲートに関連した並
列レジスタの第２の貯蔵ゲートと、前記第１の転
送ゲート及び第２の転送ゲートを制御する手段と
を有し、前記第１の交互の並列レジスタからの電
荷が前記第１の貯蔵ゲートを介して前記直列出力
レジスタへ転送され、前記第２の交互の並列レジ
スタからの電荷が前記第２の貯蔵ゲートを介して
前記直列出力レジスタへ転送されることを特徴と
するものである。

本発明の別の特徴とする所は、２相SPS・
CCDメモリアレイの並列レジスタから直列出力
レジスタへ電荷を転送する方法に於いて、前記方
法が(a)第１の交互の並列レジスタから第１の貯蔵
ゲートへ電荷を転送し、(b)前記第１の貯蔵ゲート
から前記直列出力レジスタへ電荷を転送し、(c)第
２の交互の並列レジスタから第２の貯蔵ゲートへ
電荷転送し、(d)前記第２の貯蔵ゲートから前記直
列出力レジスタへ電荷を転送する、各工程を有す
ることを特徴とするものである。

本発明の更に別の特徴とする所は、２相直列−
並列−直列電荷結合素子アレイが電荷転送手段を
有し、前記電荷転送手段が第１の並列レジスタの
第１の最端部貯蔵要素と、第２の並列レジスタの
第２の最端部貯蔵要素と、前記第１の最端部貯蔵
要素に関連した第１の転送要素と、前記第２の最
端部貯蔵要素に関連した第２の転送要素と、前記
第１の転送要素に関連した第１の中間貯蔵要素
と、前記第２の転送要素に関連した第２の中間貯
蔵要素と、前記第１の中間貯蔵要素及び前記第２
の中間貯蔵要素に関連した共通の貯蔵要素とを有
し、前記第１の最端部貯蔵要素からの電荷が前記
第１の転送要素及び前記第１の中間貯蔵要素を介
して前記共通の貯蔵要素へ転送され、前記第２の
最端部貯蔵要素からの電荷が前記第２の転送要素
及び前記第２の中間貯蔵要素を介して前記共通の
貯蔵要素へ転送される点である。

以下添付の図面を参考に、本発明の具体的実施
の態様につき詳細に説明する。図面に関し説明す
ると、第１図は米国特許第4165541号に開示され
たSPS・CCDアレイを示した模式図である。
CCDメモリアレイ１０は、直列−並列−直列メ
モリとして構成されており、並列レジスタへ及び
並列レジスタからのインターレースを使用してお
り、且つ並列シフトレジスタのリプルクロツク動
作を使用してビツト貯蔵能力を増加させている。
図示したブロツクの並列シフトレジスタはそれぞ
れにリプルクロツク信号R₁，R₂，…，R₈が印加
される８個の電極からなる９個のグループを有し
ており、各グループは７ビツトの情報をストアす
ることが可能である。直列入力レジスタ１２は
夫々クロツク信号φ₁及びφ₂に関連した32個の電
極を有しており、従つて全体として64個の電極を
有している。

動作につき説明すると、クロツク信号φ₁及び
φ₂によつて駆動されてデータが直列入力シフト
レジスタ１２に供給される。この場合のデータ
は、従来の２相CCDの場合の様に直列シフトレ
ジスタを段階的に順次移動される。直列シフトレ
ジスタに於いて１つおきごとの電極の下方に１個
のビツトがストアされると、信号φ_T1が印加され
て、直列レジスタ電極の下方にストアされた電荷
バケツトによつて表わされるこれらのビツト情報
が１つおきの並列シフトレジスタ１４の入力電極
に転送される。次いで、信号φ₁及びφ₂が印加さ
れることによつて次続のデータが直列シフトレジ
スタに導入される。次に直列入力シフトレジスタ
内の１つおきの電極であつて、しかも前の転送工
程で使用されなかつた電極の下方にデータがスト
アされると信号φ_T1が再び印加されてこれら電極
の下方に存在する電荷が並列シフトレジスタの前
の工程で使用されなかつた１つおきのレジスタの
入力要素内に転送される。以上の如くして入力動
作が終了すると、リプルクロツク信号R₁，R₂，
…，R₈が並列シフトレジスタの要素のグループ
に印加されるのでデータが並列レジスタに沿つて
転送される。並列シフトレジスタの各々の入力電
極が空になると、入力直列シフトレジスタからの
新しいデータが転送されて、上記プロセスが繰り
返し行なわれる。

リプルクロツク信号を印加することによつて、
並列シフトレジスタ内の64ビツトのデータがリプ
ル動作される。即ち、並列シフトレジスタの８個
の電極からなる各グループ内に於いてブランクの
電位の井戸が後方に移動され、従つてブランクの
電位の井戸が後方に移動すると各８個の電極に対
してデータが１個の電極分だけ前方に転送され
る。

信号φ_T2が印加されると、64個の並列シフトレ
ジスタの１つおきのものの出力電極から直列出力
シフトレジスタの対応する交互の電極へデータを
転送させる。次いで、これらのデータは信号φ₁
及びφ₂が印加されることによつて直列出力レジ
スタから順次排出される。直列出力レジスタが空
になると、並列シフトレジスタからの別のデータ
の転送が開始される。

交互の並列レジスタ１４から直列出力レジスタ
１６への電荷転送を行なう為に、付加的なゲート
１８が設けられている。信号Ｖc.c.が電極１８に印
加されるとクロツクφ₁（又は、φ₂）の高レベルと
クロツクφ₂（又は、φ₁）の低レベルとの間の中間
電圧レベルを与え、従つて低レベルクロツクφ₂
（又は、φ₁）への電荷転送を選択的に阻止する。

第２Ａ図乃至第２Ｄ図は、第１図のアレイの並
列レジスタ１４から直列出力レジスタ１６への電
荷転送を例示的に示したものである。第２Ａ図に
於いて、並列レジスタのV_cc電極１８の下方にス
トアされ記号Ｘで示した電荷が転送されるべく待
機状態にて整列されている。第２Ｂ図に示した如
く、クロツクφ₁が高でありクロツクφ₂が低であ
ると、φ₁レジスタ内にある電荷は転送ゲート２
２を介して直列出力レジスタ１６へ転送される。
上述した如く、電極１８上の電圧V_ccは出力レジ
スタ１６の低φ₂電極への電荷の転送を阻止する。
φ₁電荷が出力レジスタから除去されると、次い
で、第２Ｃ図に示した如く、クロツクφ₂が高で
ありクロツクφ₁が低である間に電極１８の下方
にあるφ₂電荷が直列レジスタ１６へ転送される。
第２Ｄ図に示した如く、かくして転送されて来た
電荷は出力レジスタにロードされ、アレイの外方
への転送の準備がなされる。

第３図は、本発明に基づいて構成されたSPS・
CCDアレイの１実施例を示したものである。こ
のアレイは、第１図のアレイと類似しており、従
つて同一要素には同一の参照番号を使用してい
る。本発明の実施例に於いては、並列レジスタ１
４の最端部電極２０が直線的にオフセツトされて
おり、即ちφ₁列からの電荷を出力レジスタへ転
送する為の転送ゲート３０が、並列レジスタの
φ₂列からの電荷を出力レジスタ１６へ転送する
為の転送ゲート３２よりも出力レジスタへ近接し
て配設されている。更に詳細に後述する如く、転
送ゲート３０は信号R_Bに応答し、一方転送ゲー
ト３２は信号R_Aに応答し、φ₁列及びφ₂列からの
電荷は貯蔵ゲート３４及び転送ゲート３６を介し
て貯蔵ゲート３７へ選択的に転送される。貯蔵ゲ
ート３４は信号R_Cによつて制御され、転送ゲー
ト３６及び貯蔵ゲート３７は信号R_Dによつて制
御される。また、直列出力レジスタ１６の貯蔵ゲ
ートへの転送は直列ゲートφ₁で制御される。重
要なことであるが、並列レジスタから直列出力レ
ジスタへのインターレースは並列レジスタの最端
部電極によつて行なわれると言うことであり、直
列出力レジスタによつて行なわれるものではない
と言うことである。更に、本発明では、並列レジ
スタの最端部電極２０が千鳥状に配列されている
ので中間電圧V_ccを必要とすることがない。更に、
貯蔵電極３７から直列レジスタ１６への電荷転送
は直列レジスタφ₁クロツクに応答して行なわれ
るので、タイミングに対する条件が緩和されてい
ると言うことである。

第４Ａ図乃至第４Ｄ図は、第３図に示したアレ
イに置いて並列レジスタから直列出力レジスタへ
の電荷転送の状態を模式的に示したものである。
第４Ａ図に示した如く、φ₁列内の電荷は貯蔵ゲ
ート３４の下方に存在し、一方φ₂列内の電荷は
電極２０の下方に存在するので、φ₁並列レジス
タ内の電荷はφ₂レジスタ内の電荷からオフセツ
トされている。第４Ｂ図に示した如く、φ₁列内
に存在する電荷は貯蔵ゲート３４から出力レジス
タ１６のφ₁電極へ転送される。この電荷が出力
レジスタから外へ移動されると、φ₂列内の電荷
が貯蔵電極３７を介して直列レジスタ１６へ転送
される。一方、別個の貯蔵ゲートを使用すること
によつてこの電荷をレジスタ１６のφ₂電極へ転
送させることも可能であるが、第５図に関し以下
に後述する如く、貯蔵ゲート３７を共用すること
によつて電荷をφ₁電極へ転送させることが可能
である。第４Ｄ図に示した如く、レジスタ１６へ
電荷を転送した後に、２相クロツク動作によつて
電荷を出力レジスタから取除く。重要なことであ
るが、本発明に於いては、中間電圧V_ccが取除か
れており、電荷のインターレースは直列出力レジ
スタ１６の高速転送領域ではなく並列レジスタの
低速転送領域に於いて行なわれる。更に、電荷転
送を行なう為に直列レジスタφ₁クロツクを使用
しているので、直列出力レジスタへの電荷転送に
於けるタイミング条件を緩和させている。

第５図は、本発明の実施例に基づく第３図のア
レイの１部を更に詳細に示したものであつて、並
列レジスタの最端部電極２０と、φ₁チヤンネル
の転送ゲート電極３０とφ₂チヤンネルの転送電
極３２と貯蔵電極３４と転送電極３６と貯蔵電極
３７を示している。このような構造は米国特許第
4165541号に開示されている半導体構造に類似し
ており、並列チヤンネルはチヤンネルストツプ注
入領域又はフイールド酸化物４０によつて画定さ
れており、且つ並列レジスタ内に於ける電極間の
ドープされたバリア及び直列出力レジスタは斜線
４２で示されている。転送ゲート３０及び３２
は、φ₁チヤンネル及びφ₂チヤンネルの夫々のバ
リアの上に設けられたポリシリコン電極である。
貯蔵電極３４はポリシリコンで形成され、バリア
４３とバリア４５との間に於いてはφ₁チヤンネ
ルの上に設けられており、又バリア４４とバリア
４５との間に於いてはφ₂チヤンネルの上に設け
られている。φ₁列及びφ₂列内の貯蔵ゲート３４
からの電荷は、夫々、別個の転送ゲートを介して
直列出力レジスタ１６へ転送される。しかしなが
ら、本実施例に於いては、１個の貯蔵ゲート３７
が２つの隣接したφ₁列及びφ₂列に対して使用さ
れており、従つてこれら２つの列からの電荷は交
互に貯蔵ゲート３７を介して直列出力レジスタの
φ₁ゲートへ転送される。転送ゲート３６は、ド
ープしたバリア４５の上に存在するポリシリコン
４８を包含するポリシリコン電極を有しており、
貯蔵ゲート３７は、電荷貯蔵領域の上に存在する
ポリシリコンを有している。直列出力レジスタの
φ₁電極は、貯蔵ゲート３７と直列レジスタとの
間のバリア５２に重畳している。

本発明SPS・CCDアレイの詳細な動作は第８
図乃至第１５図に示してあり、第６Ａ図乃至第６
Ｃ図に示されたタイミング線図と第７図に示した
隣接するφ₁列とφ₂列の模式図とを参考に説明す
る。第７図に示した如く、２つの平行な列の最端
部電極２０は電圧R₁によつて制御される。転送
ゲート３０及び３２は夫々電圧R_A及びR_Bによつ
て制御される。貯蔵ゲート３４は電圧R_Cによつ
て制御され、転送ゲート３６と貯蔵ゲート３７と
は電圧R_Dによつて制御される。電荷は直列出力
レジスタ１６のゲートの中に転送される。

次に、第６図に関し説明すると、直列レジスタ
内で電荷を転送する為の信号φ₁及びφ₂は、並列
レジスタ内で電荷を転送する為のリプル電圧R₁
乃至R₈と共に供給される。図中、制御電圧R_A，
R_B，R_C，R_Dがクロツク電圧φ₁及びφ₂とリプル電
圧R₁乃至R₈と適宜の時間関係をもつて示されて
いる。

次に第８図乃至第１５図を参考に説明すると、
これらの図に於いては、並列レジスタから直列出
力レジスタへの電荷の転送についてそれぞれの時
間t₁乃至t₁₂（第６Ａ図乃至第６Ｃ図に示した如く）
に於ける状態を示してある。第８図は時間t₁に於
けるものであつて、電荷は並列レジスタの最端部
電極の下方に存在する。第９図は時間t₂，t₃，t₄
に於ける状態を示すものであつて、制御電圧R_B
及びR_Cに応答して電荷がφ₁チヤンネルから貯蔵
ゲート３４へ転送されている状態を示している。

第１０図は時間t₅に於ける状態を示すものであ
つて、制御電圧R_Dに応答して、貯蔵ゲート３４
内にある電荷が転送ゲート３６を介して貯蔵ゲー
ト３７へ転送される状態を示している。第１１図
は、時間t₆に於いて、直列レジスタクロツクφ₁に
応答し並列レジスタから直列出力レジスタへ電荷
が転送される状態を示している。第１２図は時間
t₇に於いて直列レジスタから電荷がクロツク動作
されて外へ送出される状態の開始時点を示してい
る。第１３図は、時間t₈，t₉，t₁₀に於ける状態を
示しており、直列出力レジスタ内の電荷がクロツ
ク動作されて外へ送り出されると共に、並列レジ
スタのチヤンネルφ₂内に於ける電荷が制御電圧
R_A及びR_Cに応答して貯蔵ゲート３４へ転送され
る状態を示している。時間t₁₁に於いて、貯蔵ゲ
ート３４内の電荷は制御電圧R_Dに応答して貯蔵
ゲート３７へ転送され直列出力レジスタ１６内に
ロードされる。最後に、時間t₁₂に於いて、貯蔵
ゲート３７内の電荷が電圧φ₁に応答して直列出
力レジスタ１６内に転送される。

以上詳説した如く本発明によれば、並列レジス
タの最端部電極に於いて電荷のインターレースが
行なわれ、しかも共用の貯蔵ゲートを介して電荷
を転送するので、電荷転送のタイミングに関する
条件は緩和されており、中間電圧を使用する必要
性を取除いている。更に、本発明の構成によれ
ば、従来技術に於いて使用されていた電圧よりも
低い電圧でもつてCCDデバイスを動作させるこ
とが可能である。更に、重要なことであるが、直
列シフトレジスタへの転送はシリアルクロツク
φ₁を使用することによつて行なつていると言う
ことである。

以上本発明の具体的構成につき詳細に説明した
が、本発明はこれら具体例に限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することな
しに種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来技術のSPS・CCDアレイを示し
た模式図、第２Ａ図乃至第２Ｄ図は第１図に示し
たアレイに於いて電荷転送を行なう状態を示した
各説明図、第３図は本発明に基づくSPS・CCD
アレイの１実施例を示した模式図、第４Ａ図乃至
第４Ｄ図は第３図に示したアレイ内に於ける電荷
転送の状態を示した各説明図、第５図は本発明の
１実施例に基づく第３図のSPS・CCDアレイの
１部を詳細に示した模式図、第６Ａ図乃至第６Ｃ
図は第３図に示したアレイ内に於ける電荷転送に
関するタイミングを示したタイミング線図、第７
図は第５図に示したSPS・CCDアレイの隣接す
る２つの平行なチヤンネルの電気的接続状態を示
した模式図、第８図乃至第１５図は第６図に示し
たタイミング線図に基づいて行なわれる電荷転送
の状態を示した各説明図、である。 符号の説明、１０……SPS・CCDメモリアレ
イ、１４……並列シフトレジスタ、１６……直列
出力レジスタ、２０……最端部電極、３０，３
２，３６……転送ゲート、３４，３７……貯蔵ゲ
ート。

Claims (1)

1. 【特許請求の範囲】 １ ２相のSPS・CCDメモリアレイにおいて、
   並列レジスタから直列出力レジスタへ電荷を転送
   する電荷転送手段が設けられており、前記電荷転
   送手段が、交互の第１の並列レジスタに関連した
   第１の転送ゲートと、交互の第２の並列レジスタ
   に関連した第２の転送ゲートと、第１の転送ゲー
   トに関連した第１の貯蔵ゲートと、第２の転送ゲ
   ートに関連した第２の貯蔵ゲートと、前記第１の
   転送ゲート及び第２の転送ゲートを制御する制御
   手段とを有しており、前記第１の並列レジスタか
   らの電荷は前記第１の貯蔵ゲートを介して前記直
   列出力レジスタへ転送され且つ前記第２の並列レ
   ジスタからの電荷は前記第２の貯蔵ゲートを介し
   て前記直列出力レジスタへ転送され、前記第１の
   転送ゲートと前記第２の転送ゲートとは直線的に
   オフセツトして配置されており、前記第１の並列
   レジストと前記第２の並列レジスタとから同時に
   電荷転送が行なわれることを防止していることを
   特徴とするアレイ。 ２ 特許請求の範囲第１項において、第３の貯蔵
   ゲートによつて前記第１の貯蔵ゲート及び第２の
   貯蔵ゲートからの電荷を受け取り、前記直列出力
   レジスタへ電荷を転送することを特徴とするアレ
   イ。 ３ 特許請求の範囲第２項において、前記第３の
   貯蔵ゲートは、前記第１の貯蔵ゲート及び第２の
   貯蔵ゲートの夫々に対して別個の貯蔵ゲートを有
   していることを特徴とするアレイ。 ４ 特許請求の範囲第１項乃至第３項の内のいず
   れか１項において、第３の貯蔵ゲートが前記第１
   及び第２貯蔵ゲートの夫々と関連されて共用され
   ており、前記第１及び第２の貯蔵ゲートからの電
   荷が前記第３の貯蔵ゲートへ交互に供給され、且
   つ前記第１及び第２の転送ゲートを制御する手段
   が直列レジスタクロツク信号に応答するものであ
   ることを特徴とするアレイ。 ５ ２相SPS・CCDアレイにおいて、電荷転送
   手段が設けられており、前記電荷転送手段が、第
   １の並列レジスタの第１の最端部貯蔵要素と、第
   ２の並列レジスタの第２の最端部貯蔵要素と、前
   記第１の最端部貯蔵要素に関連した第１の転送要
   素と、前記第２の最端部貯蔵要素と関連した第２
   の転送要素と、前記第１の転送要素に関連した第
   １の中間貯蔵要素と、前記第２の転送要素に関連
   した第２の中間貯蔵要素と、前記第１の中間貯蔵
   要素及び前記第２の中間貯蔵要素に関連した共通
   貯蔵要素とを有しており、前記第１の最端部貯蔵
   要素からの電荷は前記第１の転送要素及び前記第
   １の中間貯蔵要素を介して前記共通貯蔵要素へ転
   送され且つ前記第２の最端部貯蔵要素からの電荷
   は前記第２の転送要素及び前記第２の中間貯蔵要
   素を介して前記共通の貯蔵要素へ転送され、前記
   第１の転送要素と第２の転送要素とは直線的にオ
   フセツトされて配置されており、前記第１の並列
   レジスタ及び第２の並列レジスタから同時に電荷
   転送が行なわれることを防止していることを特徴
   とするアレイ。 ６ 特許請求の範囲第５項において、前記共通貯
   蔵要素は直列出力レジスタの貯蔵要素に関連され
   ており、前記第１の最端部貯蔵要素からの電荷及
   び前記第２の最端部貯蔵要素からの電荷は、前記
   直列出力レジスタのクロツク信号に応答して前記
   共通貯蔵要素から交互に前記直列出力レジスタの
   貯蔵要素へ転送されることを特徴とするアレイ。