JPS6236418B2 - - Google Patents
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- Publication number
- JPS6236418B2 JPS6236418B2 JP54022714A JP2271479A JPS6236418B2 JP S6236418 B2 JPS6236418 B2 JP S6236418B2 JP 54022714 A JP54022714 A JP 54022714A JP 2271479 A JP2271479 A JP 2271479A JP S6236418 B2 JPS6236418 B2 JP S6236418B2
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- JP
- Japan
- Prior art keywords
- bit
- interrupt
- circuit
- input data
- data string
- Prior art date
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Links
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 230000001629 suppression Effects 0.000 claims description 6
- 230000005764 inhibitory process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルデータ伝送システムにおけ
る固定パターン抑止方式に関する。
る固定パターン抑止方式に関する。
従来のPCM伝送システムでは、デイジタルデ
ータの論理“０”パタンが連続して発生すると、
PCM中継器で生じるタイミング信号の位相ジツ
タおよびそれに伴う符号誤りが生じる。このため
PCM端局装置では、論理“０”パタン抑止方式
を採用して上記欠点に対処している。詳しく言う
と論理“０”パタン抑止方式はPCM端局装置の
入力データをワード単位で監視して論理“０”の
連続するワードが検出されると、ワード中の重み
の最も小さいビツトを強制的に論理“１”に置き
換える方式である。この方式を用いるためにはデ
ータを置換することによる符号誤りのデータの品
質に与える影響が実用上問題にならないという条
件が必要である。従つて、論理“０”パタン抑止
方式は帯域圧縮されたデイジタルTV信号のよう
に極力冗長ビツトが取り除かれた信号および可変
長符号化等の帯域圧縮符号化によりデータの各ビ
ツトの重みの判別が困難な信号には適していな
い。
ータの論理“０”パタンが連続して発生すると、
PCM中継器で生じるタイミング信号の位相ジツ
タおよびそれに伴う符号誤りが生じる。このため
PCM端局装置では、論理“０”パタン抑止方式
を採用して上記欠点に対処している。詳しく言う
と論理“０”パタン抑止方式はPCM端局装置の
入力データをワード単位で監視して論理“０”の
連続するワードが検出されると、ワード中の重み
の最も小さいビツトを強制的に論理“１”に置き
換える方式である。この方式を用いるためにはデ
ータを置換することによる符号誤りのデータの品
質に与える影響が実用上問題にならないという条
件が必要である。従つて、論理“０”パタン抑止
方式は帯域圧縮されたデイジタルTV信号のよう
に極力冗長ビツトが取り除かれた信号および可変
長符号化等の帯域圧縮符号化によりデータの各ビ
ツトの重みの判別が困難な信号には適していな
い。
本発明の目的は上述の欠点を除去した固定パタ
ン抑止方式を提供することにある。
ン抑止方式を提供することにある。
本発明の方式は、ｎ（ｎは正整数）ビツトのデ
ータを有する１フレームをＮ（Ｎは正整数）個単
位で有するデイジタルデータ列を受ける入力手段
と、 この入力手段に与えられた入力データ列のＮフ
レーム中に予め定められた固定パタンが含まれる
か否かを検出する検出手段と、 この検出手段で前記固定パタンが検出されたと
きに前記Ｎフレームにおける各フレームの予め定
めた位置に冗長ビツトを強制的に割込ませる割込
み手段と、 この割込み手段が前記冗長ビツトの割込みに要
した時間だけ前記入力データ列の取り込みを禁止
する禁止手段と、 前記検出手段からの検出信号に基づいて前記Ｎ
フレームにおいて割込みがあつたか否かを示す割
込み表示ビツトおよびこの割込み表示ビツトに対
して発生された誤り訂正ビツトとを有する表示情
報を発生する表示情報発生手段と、 この発生手段により発生された表示情報と前記
入力手段に与えられた入力データ列または前記割
込み手段により冗長ビツトが割込みビツトとして
与えられた入力データ列とを多重化する多重化手
段とから構成されている。
ータを有する１フレームをＮ（Ｎは正整数）個単
位で有するデイジタルデータ列を受ける入力手段
と、 この入力手段に与えられた入力データ列のＮフ
レーム中に予め定められた固定パタンが含まれる
か否かを検出する検出手段と、 この検出手段で前記固定パタンが検出されたと
きに前記Ｎフレームにおける各フレームの予め定
めた位置に冗長ビツトを強制的に割込ませる割込
み手段と、 この割込み手段が前記冗長ビツトの割込みに要
した時間だけ前記入力データ列の取り込みを禁止
する禁止手段と、 前記検出手段からの検出信号に基づいて前記Ｎ
フレームにおいて割込みがあつたか否かを示す割
込み表示ビツトおよびこの割込み表示ビツトに対
して発生された誤り訂正ビツトとを有する表示情
報を発生する表示情報発生手段と、 この発生手段により発生された表示情報と前記
入力手段に与えられた入力データ列または前記割
込み手段により冗長ビツトが割込みビツトとして
与えられた入力データ列とを多重化する多重化手
段とから構成されている。
次に図面を参照して本発明を詳催に説明する。
第１図は本発明の一実施例を示す図であり、第
２図ａは固定パタンが発生していないときの出力
データの配置構成を示し、第２図ｂは固定パタン
が発生したときの出力データの配置構成を示す図
である。
２図ａは固定パタンが発生していないときの出力
データの配置構成を示し、第２図ｂは固定パタン
が発生したときの出力データの配置構成を示す図
である。
第１図において、Ｎフレーム分のデータを記憶
する記憶回路１に対するデータの書込みおよび読
出し動作は、書込み制御回路２および読出し制御
回路３により行われる。パタン検出回路４ではＮ
フレーム単位で入力データに含まれるＰ（Ｐは正
整数）ビツト連続する論理“０”パタンが検出さ
れる。抑止パルス発生回路５はパタン検出回路４
の出力信号を保持し、データがパタン検出回路４
に与えられ書込み制御回路２からＮフレーム時間
後に１フレーム中の予め定められた位置でＮフレ
ームの間読出制御回路３を駆動するクロツクを抑
止ゲート１２により抑止すること、クロツク発生
回路１０で発生した入力データ取込みクロツクを
抑止ゲート回路１１により抑止することおよびメ
モリ出力データと論理“１”パタンを選択する選
択回路７を制御することのために使用される。表
示情報発生回路８はパタン検出回路４の出力によ
り制御され論理“１”の冗長ビツトの割込みを行
つたか否かを受信側に伝えるため表示情報を発生
する。多重化回路９は選択回路７の出力信号と、
情報ビツト発生回路８の出力信号である情報ビツ
トとを多重化する。端子１３は入力データを取り
込む入力端子、端子１４は出力データ端子および
端子１５は入力データを取り込むためのクロツク
を外部に出力する端子である。
する記憶回路１に対するデータの書込みおよび読
出し動作は、書込み制御回路２および読出し制御
回路３により行われる。パタン検出回路４ではＮ
フレーム単位で入力データに含まれるＰ（Ｐは正
整数）ビツト連続する論理“０”パタンが検出さ
れる。抑止パルス発生回路５はパタン検出回路４
の出力信号を保持し、データがパタン検出回路４
に与えられ書込み制御回路２からＮフレーム時間
後に１フレーム中の予め定められた位置でＮフレ
ームの間読出制御回路３を駆動するクロツクを抑
止ゲート１２により抑止すること、クロツク発生
回路１０で発生した入力データ取込みクロツクを
抑止ゲート回路１１により抑止することおよびメ
モリ出力データと論理“１”パタンを選択する選
択回路７を制御することのために使用される。表
示情報発生回路８はパタン検出回路４の出力によ
り制御され論理“１”の冗長ビツトの割込みを行
つたか否かを受信側に伝えるため表示情報を発生
する。多重化回路９は選択回路７の出力信号と、
情報ビツト発生回路８の出力信号である情報ビツ
トとを多重化する。端子１３は入力データを取り
込む入力端子、端子１４は出力データ端子および
端子１５は入力データを取り込むためのクロツク
を外部に出力する端子である。
次に本発明の動作の詳細を説明する。入力端子
１３に与えられたデイジタルデータはパタン検出
回路４および記憶回路１に与えられる。パタン検
出回路４は入力データ中にＰビツト連続する論理
“０”が検出されないときは抑止パルス発生回路
５を動作させる信号を発生しない。従つて、抑止
パルス発生回路５は抑止パルスを発生しない。記
憶回路１に与えられたデータはＮフレーム時間保
持されたあと、選択回路７を介して多重化回路９
に送られる。この多重化回路９には表示情報発生
回路８で発生された割込みを行なわないことを示
す表示ビツトおよびその表示ビツトに基づいて発
生された誤り訂正ビツトからなる表示情報が与え
られる。従つて、多重化回路９では前記選択回路
７からの入力データ列と前記表示情報とが多重化
され出力端子１４へ送られる。この場合の出力デ
ータ配置構成は第２図ａに示されている。ここ
で、参照符号Ｆは一般にフレーム同期信号と呼ば
れ受信側で各フレームの開始位置を検出するため
に使われる。参照符号Ｘは冗長ビツトの割込動作
の有無を示す情報ビツトを挿入するためのタイム
スロツトである。参照数字１〜ｎ（ｎは正整数）
はデータを区別するための番号である。
１３に与えられたデイジタルデータはパタン検出
回路４および記憶回路１に与えられる。パタン検
出回路４は入力データ中にＰビツト連続する論理
“０”が検出されないときは抑止パルス発生回路
５を動作させる信号を発生しない。従つて、抑止
パルス発生回路５は抑止パルスを発生しない。記
憶回路１に与えられたデータはＮフレーム時間保
持されたあと、選択回路７を介して多重化回路９
に送られる。この多重化回路９には表示情報発生
回路８で発生された割込みを行なわないことを示
す表示ビツトおよびその表示ビツトに基づいて発
生された誤り訂正ビツトからなる表示情報が与え
られる。従つて、多重化回路９では前記選択回路
７からの入力データ列と前記表示情報とが多重化
され出力端子１４へ送られる。この場合の出力デ
ータ配置構成は第２図ａに示されている。ここ
で、参照符号Ｆは一般にフレーム同期信号と呼ば
れ受信側で各フレームの開始位置を検出するため
に使われる。参照符号Ｘは冗長ビツトの割込動作
の有無を示す情報ビツトを挿入するためのタイム
スロツトである。参照数字１〜ｎ（ｎは正整数）
はデータを区別するための番号である。
次に、第１図の入力端子１３に与えられたデー
タがパタン検出回路４に送られ、ここでＰビツト
連続する論理“０”が検出された場合についての
動作を説明する。入力端子１３に与えられたデー
タが予め定められたＮフレーム数の間に一度でも
Ｐビツト連続する論理“０”パタンを含んでいた
ときパタン検出回路４は抑止パルス発生回路５を
駆動する信号を出力する。この出力と同時に表示
情報発生回路８が起動され冗長ビツト割込動作が
行われたことを示す表示情報が発生される。
タがパタン検出回路４に送られ、ここでＰビツト
連続する論理“０”が検出された場合についての
動作を説明する。入力端子１３に与えられたデー
タが予め定められたＮフレーム数の間に一度でも
Ｐビツト連続する論理“０”パタンを含んでいた
ときパタン検出回路４は抑止パルス発生回路５を
駆動する信号を出力する。この出力と同時に表示
情報発生回路８が起動され冗長ビツト割込動作が
行われたことを示す表示情報が発生される。
この表示情報は、入力端子１３から与えられた
Ｎフレームの入力データビツト列に対して何回の
割込みがなされたかをｉ（ｉ＜Ｎ）ビツトで表示
する。詳しく述べると、Ｎフレームの入力データ
に対しては、各フレーム毎に１ビツトの割合で表
示情報が割付けられるためこの表示情報はＮビツ
トで形成され、ｉビツトの割込み表示ビツトに基
づいて、Ｎ−ｉビツトの誤り検出訂正ビツトが作
成されＮビツトの表示情報となる。例えば、３回
の割込みにより３ビツトの冗長ビツトがＮフレー
ム中にあるときは、Ｎビツトのうちのｉビツトで
冗長ビツトが３ビツトあることが表示される。例
えば、ｉ＝３であれば、“011”となる。
Ｎフレームの入力データビツト列に対して何回の
割込みがなされたかをｉ（ｉ＜Ｎ）ビツトで表示
する。詳しく述べると、Ｎフレームの入力データ
に対しては、各フレーム毎に１ビツトの割合で表
示情報が割付けられるためこの表示情報はＮビツ
トで形成され、ｉビツトの割込み表示ビツトに基
づいて、Ｎ−ｉビツトの誤り検出訂正ビツトが作
成されＮビツトの表示情報となる。例えば、３回
の割込みにより３ビツトの冗長ビツトがＮフレー
ム中にあるときは、Ｎビツトのうちのｉビツトで
冗長ビツトが３ビツトあることが表示される。例
えば、ｉ＝３であれば、“011”となる。
Ｎフレームの最初のフレームから第２図ｂの斜
線部に示される冗長ビツトを挿入するために、ま
ずタイムスロツトを設ける必要がある。このため
に抑止パルス発生回路５は抑止ゲート１２にパル
スを与え、メモリ読出し回路駆動用クロツクを抑
止する。これによりメモリ読出し動作が停止して
いる間に入力データの脱落が生じないようにする
ため入力データを取り込むクロツクを抑止ゲート
１１で抑止する。さらに、第２図ｂの斜線部に論
理“１”パタンを挿入するために抑止パルス発生
回路５の出力信号は記憶回路１と論理“１”パタ
ン発生回路６の出力信号６を切換えるように選択
回路７を制御する。選択回路７の出力は多重化回
路９に送られる。多重化回路９では前記選択回路
７からの出力の所定の位置に前記表示情報を挿入
する。この場合、多重化回路９では前記表示情報
の各ビツトを各フレーム１ビツトずつに分割して
第２図ａおよびｂの位置Ｘに割付けるように多重
化を行なうる。
線部に示される冗長ビツトを挿入するために、ま
ずタイムスロツトを設ける必要がある。このため
に抑止パルス発生回路５は抑止ゲート１２にパル
スを与え、メモリ読出し回路駆動用クロツクを抑
止する。これによりメモリ読出し動作が停止して
いる間に入力データの脱落が生じないようにする
ため入力データを取り込むクロツクを抑止ゲート
１１で抑止する。さらに、第２図ｂの斜線部に論
理“１”パタンを挿入するために抑止パルス発生
回路５の出力信号は記憶回路１と論理“１”パタ
ン発生回路６の出力信号６を切換えるように選択
回路７を制御する。選択回路７の出力は多重化回
路９に送られる。多重化回路９では前記選択回路
７からの出力の所定の位置に前記表示情報を挿入
する。この場合、多重化回路９では前記表示情報
の各ビツトを各フレーム１ビツトずつに分割して
第２図ａおよびｂの位置Ｘに割付けるように多重
化を行なうる。
この多重化回路９で多重化された情報は出力端
子１４に送られる。
子１４に送られる。
本発明においては、入力データに含まれる固定
パターンを抑止するために冗長ビツト割込を行う
際、入力データの取込みを停止して入力データの
脱落防止を可能にしかつ冗長ビツト割込動作の有
無の情報に誤り訂正符号化を施した信号を出力デ
ータに付加すると同時に受信側では、前記表示情
報の位置の検出および表示情報のみの誤り訂正回
路での復号化により、冗長ビツト割込が行われて
いるとき、容易に冗長ビツトの位置を知ることが
できる。
パターンを抑止するために冗長ビツト割込を行う
際、入力データの取込みを停止して入力データの
脱落防止を可能にしかつ冗長ビツト割込動作の有
無の情報に誤り訂正符号化を施した信号を出力デ
ータに付加すると同時に受信側では、前記表示情
報の位置の検出および表示情報のみの誤り訂正回
路での復号化により、冗長ビツト割込が行われて
いるとき、容易に冗長ビツトの位置を知ることが
できる。
第１図は本発明の一実施例を示す図および第２
図は第１図の動作を説明するためのデータ配置構
成図である。 第１図および第２図において、１……メモリ回
路、２……書込み制御回路、３……読出し制御回
路、４……パタン検出回路、５……抑止パルス発
生回路、６……パタン発生回路、７……選択回
路、８……誤り訂正符号化付表示情報発生回路、
９……多重化回路、１０……クロツク発生回路、
１１，１２……抑止ゲート回路、１３……入力端
子、１４……出力端子、１５……クロツク出力端
子。
図は第１図の動作を説明するためのデータ配置構
成図である。 第１図および第２図において、１……メモリ回
路、２……書込み制御回路、３……読出し制御回
路、４……パタン検出回路、５……抑止パルス発
生回路、６……パタン発生回路、７……選択回
路、８……誤り訂正符号化付表示情報発生回路、
９……多重化回路、１０……クロツク発生回路、
１１，１２……抑止ゲート回路、１３……入力端
子、１４……出力端子、１５……クロツク出力端
子。
Claims (1)
- 【特許請求の範囲】 １ ｎ（ｎは正整数）ビツトのデータを有する１
フレームをＮ（Ｎは正整数）個単位で有するデイ
ジタルデータ列を受ける入力手段と、 この入力手段に与えられた入力データ列のＮフ
レーム中に予め定められた固定パタンが含まれる
か否かを検出する検出手段と、 この検出手段で前記固定パタンが検出されたと
きに前記Ｎフレームにおける各フレームの予め定
めた位置に冗長ビツトを強制的に割込ませる割込
み手段と、 この割込手段が前記冗長ビツトの割込みに要し
た時間だけ前記入力データ列の取り込みを禁止す
る禁止手段と、 前記検出手段からの検出信号に基づいて前記Ｎ
フレームにおいて割込みがあつたか否かを示す割
込み表示ビツトを発生しかつこの割込み表示ビツ
トに対する誤り訂正ビツトとを発生する表示情報
発生手段と、 この発生手段により発生された表示情報と前記
入力手段に与えられた入力データ列または前記割
込み手段により冗長ビツトが割込みビツトとして
与えられた入力データ列とを多重化する多重化手
段とを備えたことを特徴とする固定パタン抑止方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271479A JPS55115757A (en) | 1979-02-28 | 1979-02-28 | Fixed pattern suppression system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271479A JPS55115757A (en) | 1979-02-28 | 1979-02-28 | Fixed pattern suppression system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115757A JPS55115757A (en) | 1980-09-05 |
| JPS6236418B2 true JPS6236418B2 (ja) | 1987-08-06 |
Family
ID=12090479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271479A Granted JPS55115757A (en) | 1979-02-28 | 1979-02-28 | Fixed pattern suppression system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55115757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428595U (ja) * | 1987-08-10 | 1989-02-20 |
-
1979
- 1979-02-28 JP JP2271479A patent/JPS55115757A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428595U (ja) * | 1987-08-10 | 1989-02-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115757A (en) | 1980-09-05 |
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