JPS6236799A

JPS6236799A - 不揮発性記憶装置

Info

Publication number: JPS6236799A
Application number: JP60174124A
Authority: JP
Inventors: Mitsuyuki Kawachi; 河内　満幸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-09
Filing date: 1985-08-09
Publication date: 1987-02-17
Anticipated expiration: 2015-10-16
Also published as: JP3099046B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］この発明は、データ記憶技術さらには半導体メモリから
なる記憶装置の構成に適用して特に有効な技術に関し、
例えばマイクロコンピュータ・システムを構成するメモ
リボードにおけるアドレス割付は方式に利用して有効な
技術に関する。

［背景技術］マイクロコンピュータ・システムの主記憶装置は、例え
ばアクセス時間の短いＲＡＭ　（ランダム。

アクセス・メモリ）によって構成される。しかしながら
、ＲＡＭは、揮発性メモリであり、電源が遮断されると
データを保持できない、そこで、ＲＡＭに貯えられた保
持すべきデータを電源遮断後も保持できるようなシステ
ムを構成するため、バッテリによってバックアップされ
たメモリボード（ＲＡＭボード）が提案されている。

バッテリによってバックアップされるメモリボードにつ
いては、［株］日立製作所が昭和５９年９月に発行した
カタログ「１６にビットバイトバッテリバックアップＣ
ＭＯＳメモリボードＨ６８ＣＭＩＰ−１ユザーズマニュ
アル」に記載されている。

しかしながら、バッテリ・バックアップ型のメモリボー
ドにあっては、ＲＡＭの他にバッテリおよび、電源電圧
の低下を検収検出して、ＲＡＭへのアクセスを禁止する
回路等の回路もボード上に搭載しなければならないため
、ボード上へのＲＡＭの実装密度が低下してしまう、特
に、１６ビツトや３２ビツトのようなマイクロプロセッ
サが開発され、アドレス空間が増大するのに伴なって記
憶容量も増大される傾向にある。しかるに、記憶容量を
増大するため使用するＲＡＭの数が増加されると、それ
だけ大型のバックアップ用バッテリが必要になるという
問題点がある。

そこで、本発明者は、メモリボードを構成する半導体メ
モリとして、電源遮断後にバッテリによるバックアップ
を必要としない電気的に書込み消去可能なＥＥＰＲＯＭ
　（エレクトリカリ・イレイサブル・プログラマブル・
リード・オンリ・メモリ）を使用する方法を考えた。

ここで、ＥＥＰＲＯＭはデータの書き込み１サイクルの
ため例えば１０ｍｓ程度の比較的長い時間を要する。そ
のため、例えばＲＡＭを使ったメモリボードと同じアド
レス割付は方式、すなわち一つのメモリへのデータの書
込みを行なって、それが終了すると次のメモリへ移ると
いう方式（第５図参照）に従って、各ＥＥＰＲＯＭへの
データの書込みを行なって行くと、−データごとに１０
ｍ５の待ち時間が必要になる。その結果として、極端に
書込み時間が長くなってしまうという不都合がある。

［発明の目的］この発明の目的は、バッテリによるバックアップを必要
としないで記憶したデータを電源遮断後も保持できるよ
うな半導体メモリを使った記憶装置を提供することにあ
る。

この発明の他の目的は、半導体メモリを使った記憶装置
の実装密度を向上させることにある。

この発明のさらに他の目的は、データの書込みに要する
時間を短縮できるようなアドレス割付は方式を提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリボードを構成する半導体メモリとして
ＲＡＭの代わりにＥＥＰＲＯＭを使用するとともに、複
数個のＥＥＰＲＯＭに対してバイト単位もしくはワード
単位で連続してデータを順番に書き込んで行くようなア
ドレス割付は方式を採用することにより、記憶したデー
タを電源遮断後もバッテリによるバックアップを必要と
しないで保持でき、しかもバッテリが不要になった分だ
けメモリの実装密度を高くできるとともに、一つのＥＥ
ＦＲＯＭに対する書込みを行なっている間に次のＥＥＰ
ＲＯＭへの書込みに移ることができるようにして、デー
タの書込みに要する時間を短縮するという上記目的を達
成するものである。

以下図面を用いてこの発明を具体的に説明する。

［実施例］第１図には、６８０００系の１６ビツト・マイクロプロ
セッサを用いたシステムを構成するメモリボードに本発
明を適用した場合の一実施例が示されている。

この実施例のメモリボードは、特に制限されないが、ワ
ード単位でアク−セス可能にされた１６個もしくは１６
組のＥ　Ｅ　Ｐ　ＲＯＭ　ｍ　１〜ｍ　１６が搭載され
、２５６にバイト（１２８にワード）の記憶容量を持つ
ようにされる。市販されている８ビツト構成の６４にビ
ット容量を持つＥＥＰＲＯＭを使用した場合、第４図に
示すように各々２つずつ組にして上記ＥＥＰＲＯＭ　ｍ
ｌ　〜ｍｌ　６を構成すればよい。

その場合、組をなす２つのＥＥＰＲＯＭの一方には−ワ
ードのデータの下位８ビットＤｏ−Ｄフを、また他方に
は上位Ｄ８〜Ｄ１６を供給し、その他の信号は全く共通
に印加させるように接続を行なえばよい。

上記ＥＥＰＲＯＭ　ｍ１〜ｍｌ　６は、内部アドレスバ
スＡ−ＢＵＳおよび内部データバスＤ−ＢＵＳを介して
、アドレスバッファＡＢＦおよびデータバスバッファＤ
ＢＦに接続されている。ボード上のアドレスバッファＡ
ＢＦおよびデータバスバッファＤＢＦは、システムバス
５−ＢＵＳを介して、ＣＰＵ　（マイクロプロセッサ）
が搭載されたマスタボード（以下ＣＰＵボードと称する
）に接続され、ＣＰＵの駆動能力を補完する。

システムバス５−ＢＵＳ上から上記アドレスバッファＡ
ＢＦに取り込まれたアドレス信号Ａ１〜Ａ２３のうちＡ
５〜Ａ１７の１３ビツトが、上記ＥＥＰＲＯＭ　ｍ１〜
ｍｔ　ｅに供給される。これによって、ワード単位での
データの読出し、書込みが行なわれる。

アドレスバッファＡＢＦに取り込まれたアドレス信号Ａ
１〜Ａ２３のうち、Ａ１〜Ａ９およびＡ、８〜Ａ２３が
デコーダ回路ＤＥＣに供給される。

これをデコードすることにより、上記ＥＥＰＲＯＭ　ｍ
ｌ〜ｍＩＱのうち一つを選択するための選択信号Ｃ３，
〜ＣＳ１．が形成される。特に制限されないが、デコー
ダ回路ＤＥＣ内には後に詳しく説明するように、このメ
モリボードに与えられたアドレス空間の先頭アドレスを
任意に設定することができるアドレス設定回路が設けら
れている。

上記デコーダ回路ＤＥＣには、メモリボードのアクセス
時にＣＰＵボードから上記システムバス５−ＢＵＳに出
力され、制御信号バッファＣＢＦに取り込まれた上位デ
ータストローブ信号ＵＤＳ、下位データストローブ信号
ＬＤＳおよび制御信号ＩＡＣＫやｌ０ＥＮが供給される
。これによって、これらの制御信号と上記アドレス信号
Ａ１〜Ａ９およびＡＩａ〜Ａ２３とに基づいて上記選択
信号Ｃ８Ｉ〜Ｃ３，、が形成される。

上記制御信号ＩＡＣＫは、ＣＰＵから出力される現在実
行中のモードとサイクルのタイプを示す３ビツトのファ
ンクシ１ンコードをＣＰＵボード上においてデコードす
ることにより形成された信号である。制御信号１０ＥＮ
は、メモリに対するアクセスか、Ｉｌｏに対するアクセ
スかを区別するための信号で、ＣＰＵボード上でアドレ
ス信号をデコードすることにより発生される。

なお、制御信号バッファＣＢＦには、この他にＣＰＵボ
ードからシステムバス５−ＢＵＳ上に出力される１６Ｍ
Ｈｚのようなりロック信号ＣＬＫやリード・ライト制御
信号Ｒ／Ｗが取り込まれるようにされている。

制御信号バッファＣＢＦに取り込まれたクロック信号Ｃ
ＬＫは１分周回路ＤＶＤに供給されて分周され、例えば
６２５μｓのような周期のクロック信号φＣが形成され
る。

上記デコーダ回路ＤＥＣにおいて選択された選択信号Ｃ
８，〜Ｃ８１，は、上記各ＥＥＰＲＯＭｍ、〜ｍ１６に
対応して設けられたリード・ライトコントロール回路Ｃ
ＮＴ、〜（？：ＮＴ、、にそれぞれ供給される。リード
・ライトコントロール回路ＣＮＴｓ　〜ＣＮＴ１　ｇは
、選択信号Ｃ３ｎおよびシステムバス５−ＢＵＳから制
御信号バッファＣＢＦに取り込まれたリード・ライト制
御信号Ｒ／Ｗとクロック信号φＣに基づいて、各ＥＥＰ
ＲＯＭ　ｍｌ−ｍ１６に対するライトイネーブル信号Ｗ
Ｅｎやチップイネーブル信号ＣＥｎおよび出力イネーブ
ルδＥｎを形成し出力する。ＥＥＰＲＯＭ　ｍｌ　””
　ｍｌ　８は、これらの制御信号Ｗ　Ｅ　ｎ　。

ＣＥｎ、ＯＥｎおよびアドレス信号ＡＢ−Ａ１７の供給
を受けてアクセスされる。ライトイネーブル信号ＷＥｎ
がハイレベルの場合、対応する番地に記憶されている１
６ビツトのデータが読み出されてデータバスバッファＤ
ＢＦに供給され、システムバス５−ＢＵＳ上に出力され
る。一方、ライトイネーブル信号ＷＥｎがロウレベルの
場合、そのときシステムバス５−ＢＵＳからデータバス
バッファＤＢＦに取り込まれた１６ビツトのデータがＥ
ＥＰＲＯＭ　ｍ１〜ｍ１６内の対応する番地に書き込ま
れる。

しかして、この実施例では、各ＥＥＰＲＯＭｍ、〜ｍ１
６に対して、第６図（Ａ）に示すような方式でアドレス
が割り付けられている。

すなわち、ＡＳ１〜ＡＳ１．をそれぞれ上記ＥＥＰＲＯ
Ｍ　ｍ１〜ｍｌＢのアドレス空間とすると、ＥＥＰＲＯ
Ｍ　ｍ１の先頭アドレスには１番目のワード１が格納さ
れ、ＥＥＰＲＯＭ　ｍ２の先頭アドレスには２番目のワ
ード２が格納される。

コノようにして、Ｅ　Ｅ　Ｐ　ＲＯＭ　ｆｆ１ｌ　ｇに
１６番目のワード１６が格納されると、１７７番目ワー
ド１７は再びＥＥＰＲＯＭ　ｍ、に戻って、ＥＥＰＲＯ
Ｍ　ｍｌの第２アドレスに格納される。以後、最初の１
６個のワード１〜１６と同じようにして、次の１６個の
ワード１７〜３２がＥＥＰＲＯＭ　ｍ　１〜ｍ１６に順
番１；格納されて行くようにアドレスの割付けが行なわ
れている。

しかも、この実施例では、ＥＥＰＲＯＭ　ｍｌ−ｍ１６
として、例えば［株コ日立製作所製ＨＮ３８０６４Ｐ−
２５のようなアドレスおよびデータのラッチ機能を有す
るＥＥＰＲＯＭが使用されている。

・　このような、ラッチ機能付ＥＥＰＲＯＭでは、各Ｅ
ＥＰＲＯＭ　ｍ１〜ｍ１６をアクセスに行ったとき、ア
ドレス信号やデータ信号を２００ｎｓ程度保持してやれ
ばよい、ただし、１つのデータ（８ビツト）の書込み所
要時間は１０ｍ５である。

従ッテ、各ＥＥＰＲＯＭ　ｍ１〜ｍ１　Ｂに１ワードの
データを書き込むのに１０ｍ５程度要する。

つまり、ライトイネーブル信号ＷＥは、１０　ｍ　ｓ程
度ロウレベルに保持する必要がある。ところが、上記実
施例では２００ｎｓ以上経過したら次のＥＥＰＲＯＭの
アクセスに移るようにされ・る。

そのため、ＥＥＰＲＯＭ　ｍｌから書込みを始めて、ｍ
２　＋　ｍ３１　”・・と進み再びＥＥＰＲＯＭｍｌに
戻ったとき、最初のアクセスのときから１０ｍ５経過し
ていればよい。

その結果、上記実施例では、ｌ０ｍ５の間にＥＥＰＲＯ
Ｍ　ｍ、〜ｍ１ｓのすべてに対し、余裕をもって各デー
タを書き込むことができる。これによって、第５図に示
すようなＲＡＭボードと同じアドレス割付は方式に従っ
たアクセスによってＥＥＰＲＯＭにデータを書き込んで
行く方法に比べて、上記実施例では１６倍のスピードで
データの書込みを行なうことができるようになる。

メモリボード上のＥＥＰＲＯＭの数は、１６個に限定さ
れるものでなく１７個以上（２″個毎の値）であっても
よい。また、上記のようなメモリボードを複数個用意し
、一つのボード上のＥＥＰＲＯＭ全部に対する書込みが
一巡してから次のメモリホードへ移行するようにすれば
、更に全データの書込みに要する時間が短縮される。第
６図ＣＢ）にメモリボードを２枚にした場合のアドレス
割付は方式を示す。　なお、メモリボード上には、電源
投入時にリセット信号を発生するパワーオンリセット回
路ＦＯＲが設けられている。ここで発生されたリセット
信号Ｒ３は、上記リード・ライトコントロール回路ＣＮ
Ｔｌ〜ＣＮＴｔ　６に供給され、内部のカウンタやラッ
チ回路がリセットされるようにされている。

第２図には、上記実施例におけるデコーダ回路ＤＥＣの
一構成例が示されている。特に制限されないが、ここに
は上記実施例のようなメモリボードを最高３２枚まで使
用しても、第６図に示すアドレス割付は方式と同じよう
な割込み方式で各ＥＥＰＲＯＭをアクセスする選択信号
Ｃ８１〜Ｃ８１６を自動的に形成できるようにされても
のが示されている。

そのため、この実施例のデコーダ回路ＤＥＣには、各メ
モリボードの容量２５６にバイトに対応して、各メモリ
ボードのアドレス空間を２５６にバイト単位で設定する
アドレス設定手段ｌが設けられている。このアドレス設
定手段Ｉは、アドレスの上位６ビツトすなわちＡ１８〜
Ａ２３に対応された６個のスイッチ群からなるディップ
スイッチのようなスイッチアレイｌａと、プルアップ抵
抗Ｒ１〜Ｒ６およびアドレスＡ１８〜Ａ２３に対応した
６個イクスクルーシブＯＲゲートＧ、〜Ｇ６とにより構
成されている。

上記スイッチアレイｌａ内の各スイッチＳＷ。

〜ＳＷ６の一方の端子は、接地点に共通に接続され、他
方の端子はそれぞれプルアップ抵抗Ｒ１〜Ｒ６を介して
電源電圧Ｖｃｃに接続されている。

各スイッチＳＷ、〜ＳＷ６を導通状態にセットすると、
対応するイクスクルーシブＯＲゲート６１〜Ｇ６の一方
の入力端子が゛′０″レベル（接地電位）に固定される
。そのため、イクスクルーシブＯＲゲート６１〜Ｇ６は
、他方の入力端子に入力されたアドレスＡＩＢ〜Ａ２３
をそのまま次段のＮＡＮＤゲートＧｌｌ〜Ｇｉｇおよび
インバータＧ１６に供給する。

一方、各スイッチＳＷ、〜ＳＷ、を非導通状態にセット
すると、対応するイクスクルーシブＯＲゲート０１〜Ｇ
らの一方の入力端子が１１１１４レベル（電源電圧Ｖｃ
ｃ）に固定される。そのため、イクスクルーシブＯＲゲ
ートＧ１〜Ｇ６は、インバータとして動作し、アドレス
信号Ａ１８〜Ａ２３を反転してＮＡＮＤゲートＧｌｌ〜
Ｇ１６およびインバータＧ１６に供給する。入って来た
アドレス信号のうちＡ１８〜Ａ２３が、スイッチアレイ
】ａの設定状態に一致したときにすべてのイクスクルー
シブＯＲゲート０１〜Ｇ６の出力がロウレベルになる。

つまり、ゲート０１〜ＧＢは一種のアドレス比較回路を
構成している。

これによって、各メモリボードごとにスイッチアレイ１
ａの設定状態を変えておくことにより、同一のアドレス
信号Ａ１８〜Ａ２３がＣＰｔＪＰｔ上から各メモリボー
ドに共通に供給されても、各メモリボードに割り当てら
れたメモリ空間がアクセスされた場合にのみ、そのボー
ド上のデコーダ回路ＤＥＣが動作される。

例えば、スイッチＳＷ１〜ＳＷ６をすべて導通状態に設
定してやると、そのボードのアドレス空間は１６進数で
”ｏｏｏｏｏｏ”〜”０３ＦＦＦＦ”の２５６にバイト
にされる。また、上記スイッチＳＷ２〜ＳＷ、の５つを
導通状態に設定してやると、そのボードのアドレス空間
は”０４００００”〜“０７ＦＦＦＦ”にされる。ただ
し、後述のボード切換手段２の作用によって、複数枚の
ボードを使用する場合にも、スイッチアレイ１ａで設定
するアドレスは同一にすることができる。

デコーダ回路ＤＥＣ内には、１枚〜３２枚の間で２″（
ｎ＝０１１＊・・・・６）枚のメモリボードによって記
憶装置を構成し、しかもいずれの場合にも上述したよう
なアドレス割付は方式によるアクセスを可能にするため
、ボード切換手段２が設けられている。このボード切換
手段２は、ボードの最高枚数３２に対応して５個のスイ
ッチ５Ｗ２１〜ＳＷ２．からなるスイッチアレイ２ａと
、これに接続されたプルアップ抵抗Ｒ２，〜Ｒ２，およ
び各ふ５個ずつのＮＡＮＤゲートＧ１１〜Ｇ１５とＯＲ
ゲートＧ２１〜Ｇ２１Ｓとからなる。そして、スイッチ
５Ｗ２１〜５ｗ２ｓによる設定信号が対応するゲートＧ
□１：Ｇ２１〜Ｇｌ　５；　Ｇ２６の一方の入力端子に
印加されている。

従って１例えば使用するボードが１枚の場合には、スイ
ッチ５Ｗ２１〜５Ｗ２５をすべて非導通状態に設定して
やる。すると、ＯＲゲートＧ２゜〜Ｇ２６の一方の入力
端子はすべて゛１１Ｈレベルにされ、結局出力信号がす
べて゛′１″レベルに固定される。これによって、後述
のアドレス変換部３からの信号がすべて無効にされる。

しかして、このときスイッチアレイ２ａから供給される
゛ｇ、Ｖｅレベルの信号によってＮＡＮＤゲートＧ１１
〜ＧＩＢは、すべてインバータとして動作される。その
結果、ＮＡＮＤゲートＧｌｌ〜Ｇｉｓが、アドレス比較
を行なう上記イクスクルーシブＯＲゲート０１〜Ｇ５の
出力を反転して５次段の多入力ＮＡＮＤゲートＧ４０に
供給する。

使用ボードが１枚の場合、前述したように、ボード切換
手段２内のＯＲゲート６２１〜Ｇ２５の出力はすべて６
１げにされる。また、デコーダ回路に入って来たアドレ
ス信号のうちＡ１８〜Ａ２３が、アドレス設定手段１に
設定されたアドレスに一致した場合にのみ、イクスクル
ーシブＯＲゲート６１〜Ｇ６の出力がすべてロウレベル
にされる。

その結果、このメモリボードに割り付けられたアドレス
空間をアクセスした場合にのみＮＡＮＤゲートＧ４ｏの
入力信号がすべてハイレベルにされて、出力がロウレベ
ルに変化し、このＮＡＮＤゲートＧ４０の出力によって
ＬＳ１５４のような４ビツトのデコーダＡＤがアクティ
ブにされる。

このデコーダＡＤには、ボード上のＥＥＰＲＯＭの個数
「１６」に対応してアドレス信号Ａ、〜Ａ２３のうちＡ
、〜Ａ４の４ビツトが入力されている。そのため、ボー
ドが１枚の場合には、アドレスＡ１〜Ａ４のみに基づい
て、ボード上のＥＥＰＲＯＭ　ｍｌ−ｍ１Ｂのうち一つ
を選択する選択信号Ｃ８，〜Ｃ８，５がデコーダＡＤに
おいて形成されて、後段のリード・ライトコントロール
回路ＣＮＴ、〜ＣＮＴ１　ｅに供給される。

一方、使用するボードが２枚の場合、スイッチレアイ２
ａ内の第１のスイッチｓｗ２．を導通させる。すると、
そのスイッチ５Ｗ２１に接続されたＮＡＮＤゲートＧｌ
ｌとＯＲゲートＧ２１の一方の入力端子が”　ｏ　”レ
ベルに固定される。

そのため、ＮＡＮＤゲートＧｌｌの出力はハイレベルに
固定され、前段のイクスクルーシブ。ＲゲートＧ１の出
力信号を無効にする。また、ＯＲゲートＧ２１は前段の
アドレス変換部３がらの出力信号をそのまま多久カＮＡ
ＮＤゲートＧ４゜に伝えるようになる。

しかるに、アドレス変換部３は、スイッチｓｗ３、〜５
Ｗ３５からなるスイッチアレイ３ａと、これに接続され
たプルアップ抵抗Ｒ３１〜Ｒ３゜と、アドレス信号Ａ１
〜Ａ２３のうちＡ５〜Ａ９が接続された５つのイクスク
ルーシブＯＲゲートＧ３１〜Ｇ３５とにより構成されて
いる。ゲートＧ３１〜Ｇ３６の数は、ゲート０２１〜Ｇ
２５と同様に、ボードの最高使用枚数「３２」に対応し
て決められている。

このアドレス変換部３内のスイッチアレイ３ａは、上記
ボード切換手段２内のスイッチアレイ２ａに対応したス
イッチが選択的に導通または非導通状態にされる。

すなわち、ボード使用枚数が２枚の場合について説明す
ると、スイッチアレイ２ａで導通設定されたスイッチＳ
ｗ２．に対応して、スイッチアレイ３ａでは２枚のボー
ド上のスイッチ５ｗ３１のいずれか一方を導通状態に設
定し、他方は非導通のままにしておく。すると、非導通
のスイッチ５Ｗ３１に接続されたイクスクルーシブＯＲ
ゲートＧ３１は、他方の入力端子に入って来たアドレス
Ａ５を反転して後段のＯＲゲートＧ２．に供給する。こ
れに対し、他のボード上の導通状態にされたスイッチ５
Ｗ３１に接続されたイクスクルーシブＯＲゲートＧ３．
は、入力信号Ａ５をそのまま次段のＯＲゲートＧ２１に
供給する。

その結果、２つのボードのアドレス空間がアクセスされ
てボード切換手段２内のＮＡＮＤゲートＧ１２〜Ｇ１１
５の出力がハイレベルにされたとき、２つのボード上の
ＮＡＮＤゲートＧ４０は、上記イクスクルーシブＯＲゲ
ートＧ３１の出力信号によっていずれか一方、すなわち
相補的にその出方がロウレベルにされる。

なお、上記実施例では、多入力ＮＡＮＤゲートＧ４０に
、ゲートＧｌｌ〜Ｇ、６およびＧ２１〜Ｇ２Ｂの出力信
号の他、制御信号ＵＤＳ、ＬＤＳ。

ＩＡＣＫ、ｌ０ＥＮが入力されており、それらの信号が
すべてハイレベルになったときに出方がロウレベルにな
る。

これによって、２つのボード上の各デコーダＡＤに同一
のアドレスＡ、〜Ａ４が供給されいてもいずれか一方の
デコーダのみがアクティブにされて、選択信号Ｃ８１〜
Ｃ８１６のうちＡ、〜Ａ４に対応する一つがロウレベル
にされる。

なお、使用するボードが４枚のときは、スイッチアレイ
２ａと３ａの２つのスイッチＳＷ２．。

５Ｗ２２およびＳＷ３１１５Ｗ３２を使ッテ同様の設定
を行なう。さらに、ボード枚数が８枚のときは、スイッ
チＳＷ２．〜５ｗ２３およびＳＷ。

１〜５Ｗ３３を使って、また、ボード枚数が１６枚のと
きは、スイッチ５Ｗ２１〜５ｗ２４およびＳＷ３．〜５
Ｗ３４を使って設定を行えばよい。

−例として、ボードを４枚使い先頭アドレスを”ＡＯＯ
ＯＯＯ”とした場合の各スイッチアレイの゛設定の仕方
を第１表〜第３表に示す。ただし、ここで「０」は導通
状態を示し、「×」は非導通状態、「Δ」はいずれでも
よいことを示す。また、第１表および第２表は、各ボー
ドに共通の設定状態を示す。

第１表第２表第３表上記のように各スイッチアレイ１ａ〜３ａを設定してお
くと、各メモリボードに共通にアドレス信号Ａ、〜Ａ２
３が供給されたとき、デコーダ回路特にアドレス変換部
３およびボード切換部２の作用によって、第６図（Ｂ）
に示したのと同じようなアドレス割付は方式に従って自
動的に選択信号Ｃ８，〜Ｃ８，６が形成されて各ＥＰＲ
ＯＭｍ１〜ｍ１６のアクセスが行なわれて行く。

その結果、最初のワードｌをＥ　Ｅ　Ｐ　ＲＯＭ　ｍ　
ｌに書き込みを始めて１０ｍ５経過する前に、次のワー
ド２，３．　・−・・がＥＥＰＲＯＭ　ｍ２１　ｍ３ｒ
・・・・に次々と書き込まれて行くようになり、全デー
タの書込みに要する時間が第５図に示す方式に比べて大
幅（１２８分の１）に短縮される。

次に、第３図には、上記デコーダ回路ＤＥＣから供給さ
れる選択信号Ｃ３ｎおよびり・−ド・ライト制御信号Ｒ
／Ｗ等に基づいて、各ＥＥＰＲＯＭｍｎに対する制御信
号ＷＥｎｔ　ＣＥｎ、ＯＥｎを形成するリード・ライト
コントロール回路ＣＮＴｎの具体的な回路構成の一例が
示されている。

このリード・ライトコントロール回路ＣＮＴｎは、カウ
ンタＣ０ＵＮＴとラッチ回路ＬＴＨとを有している。カ
ウンタＣ０ＵＮＴは、前記分周回路ＤＶＤから供給され
る６２５μＳのようなりロック信号φＣを計数すること
により、約１０ｍ５に１回ずつワンショットのキャリー
信号ＣＲＹを出力するように構成されている。

カウンタＣ０ＵＮＴから出力されたキャリー信号ＣＲＹ
は、ＮＯＲゲートＣＳ１を介して遅延型フリップフロッ
プ等からなるラッチ回路ＬＴＨのセット端子に供給され
ている。

ラッチ回路ＬＴＨは、カウンタＣ０ＵＮＴがらキャリー
ＣＲＹが入って来る度にセット状態にされる。そして、
インバータＧ１５２を介してクロック端子に入力されて
いる前記デコーダ回路ＤＥＣからの選択信号Ｃ３ｎの立
下がりに同期して、そのときデータ端子に入力されてい
るリード・ライト制御信号Ｒ／Ｗを取り込んで保持する
。また。

ラッチ回路ＬＴＨの出力Ｑがロード信号として上記カウ
ンタＣ０ＵＮＴに供給されるようになっている。

従って、データ書込み時にリード・ライト制御Ｍ　号Ｒ
／Ｗがハイレベルからロウレベルに変化され、続いて選
択信号Ｃ３ｎがハイレベルからロウレベルに変化される
と、選択信号ＣＳ　ｎの立下がりに同期してリード・ラ
イト制御信号Ｒ／Ｗのロウレベルがラッチ回路ＬＴＨに
取り込まれる。すると、ラッチ回路ＬＴＨの出力Ｑがハ
イレベルからロウレベルに変化し、出力Ｑがロウレベル
からハイレベルに変化される。

この出力Ｑによって、上記カウンタＣ０ＵＮＴに「０」
がロードされて計数を開始し、約１０ｍＳ経過するとキ
ャリー信号ＣＲＹが出力される。

このキャリー信号ＣＲＹによってラッチ回路ＬＴＨがセ
ットされて出力Ｑがハイレベルに変化される。つまり、
ラッチ回路ＬＴＨの出力Ｑは、約１０ｍ５間ロウレベル
に保持される。この実施例では、この出力Ｑが、対応す
るＥＥＰＲＯＭへライトイネーブル信号ＷＥｎとして供
給され、１０ｍ５の書込み所要時間を保持する。

また、ラッチ回路ＬＴＨの出力Ｑは、上記リード・ライ
ト制御信号Ｒ／Ｗとともに、ＮＡＮＤゲートａＳ３に入
力されており、出力Ｑとリード・ライト制御信号Ｒ／Ｗ
がともにハイレベルのときにのみＮＡＮＤゲートＧｇ３
の出力がロウレベルに変化される。このＮＡＮＤゲート
Ｇ５３の出力が対応するＥＥＰＲＯＭへアウトイネーブ
ル信号ＯＥｎとして供給される。これによって、アウト
イネーブル信号ＯＥｎはデータ書込み時にハイレベル、
また読出し時にロウレベルにされる。

一方、上記選択信号ＣＳｎは、そのまま対応するＥＥＰ
ＲＯＭヘチップイネーブル信号ＣＥｎとして供給される
。なお、上記ラッチ回路ＬＴＨのセット端子には、ＮＯ
ＲゲートＧ５．を介してパワーオンリセット回路ＦＯＲ
からのリセット信号ＲＳが入力されており、電源投入時
にセット状態にされるようになっている。

以上本発明の一実施例について説明したが、デコーダ回
路ＤＥＣやリード・ライトコントロール回路ＣＮＴは、
実施例の構成に限定されるものでなく種々の変形例が考
えられる。

また、前記実施例のメモリボード上に、各ＥＥＰＲＯＭ
　ｍｌ−ｍ１６が書込み中であるか否かを示すフラグを
設けるようにしてもよい、このフラグをＣＰＵがＥＥＰ
ＲＯＭの書込みに行く前に読み込むことにより書込み可
能であるか否か知ることができる。このようなフラグが
ないと、ＣＰＵが書込みに行ったＥＥＰＲＯＭが既に書
込み中であった場合、ＣＰＴＪが待たされる（！＆大１
０ｍ５）ことがあるが、フラグを設けることにより、こ
のようなＣＰＵの時期状態を回避することができる。上
記フラグは１例えばＣＰＵボードから出力される前記制
御信号ｌ０ＥＮを用いて読み出すようにすればよい。

さらに、上記メモリボードは、そのボード上にパリティ
生成チェック回路を含むような構成にすることも可能で
ある。

〔効果コ（１）メモリボードを構成する半導体メモリとしてＲＡ
Ｍの代わりにＥＥＦＲＯＭを使用するようにしたので、
記憶したデータをバッテリによるバックアップを必要と
しないで電源遮断後も保持できる。また、これによって
記憶装置の実装密度を向上させることができる。

（２）メモリボードを構成する半導体メモリとしてＲＡ
Ｍの代わりにＥＥＰＲＯＭを使用するとともに、複数個
のＥＥＰＲＯＭに対してバイト単位もしくはワード単位
で連続してデータを順番に書き込んで行くようなアドレ
ス割付は方式を採用したので、一つのＥＥＰＲＯＭに対
する書込みを行なっている間に次のＥＥＰＲＯＭへの書
込みに移ることができるという作用により、データの書
込みに要する時間が短縮されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
メモリボードを構成するＥＥＰＲＯＭとしてアドレス信
号とデータ信号をラッチするラッチ回路を内蔵したもの
を使用した場合について説明したが、アドレス信号やデ
ータ信号をラッチする回路を外付は回路で構成してやる
ようにすれば、そのようなラッチ回路を内蔵しないＥＥ
ＰＲＯＭを使用することも可能である。

［利用分野］以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ・システムを構成するメモリボードに適用したものに
ついて説明したが、この発明はそれに限定されるもので
なく、電源遮断後に保管したいデータを有するシステム
一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明をマイクロコンピュータ・システムを
構成するメモリボードに適用した場合の一実施例を示す
ブロック図、第２図は、そのデコーダ回路の一例を示す回路構成図、第３図は、そのリード・ライトコントロール回路の一例
を示す回路構成図、第４図は、ワード単位でデータを記憶するＥＥＰＲＯＭ
の具体例を示す構成図、第５図は、従来のメモリボードにおけるアドレス割付は
方式を示す説明図、第６図（Ａ）および（Ｂ）は、本発明に係るメモリボー
ドにおけるアドレス割付は方式の例を示す説明図である
。ＡＢＦ・・・・アドレスバッファ、ＣＢＦ・・・・制御
信号バッファ、ＤＢＦ・・・・データバスバッファ、Ｄ
ＥＣ・・・・デコーダ回路、ＣＮＴ１〜ＣＮ　Ｔ　１６
・・・・リード・ライトコントロール回路、ｍｌ−ｍｌ
　６　・・・・ＥＥＰＲＯＭ、５−ＢＵＳ−システムバ
ス、Ａ−ＢＵＳ・・・・内部アドレスバス、Ｄ−ＢＵＳ
・・・・内部データバス、ｌ・・・・アドレス設定手段
、２・・・・切換部（ボード切換手段）、３・・・・ア
ドレス変換部、ｌａ、２ａ、３ａ・・・・メモリアレイ
、ＤＡ・・・・デコーダ、Ｃ０ＵＮＴ・・・・カウンタ
、ＬＴＨ・・・・ラッチ回路。第　　５　　図第６図（Ａ）

Claims

【特許請求の範囲】

１．それぞれ電気的に書込み、消去可能な複数個のメモ
リブロックとと、アドレス信号に基づいてそれらのメモ
リブロックのうち一つを選択するための選択信号を形成
する選択回路と、上記各メモリブロックへの制御信号を
形成するコントロール回路とを備え、上記メモリブロッ
クへ供給されるアドレス信号とデータ信号をラッチする
ラッチ回路が上記各メモリブロックごとに設けられてい
るとともに、上記選択回路はそれに供給される連続した
アドレス信号に基づいて、上記複数のメモリブロックを
データ単位で順番に選択して行くような選択信号を形成
するようにされてなることを特徴とする不揮発性記憶装
置。
２．上記メモリブロックは、その周辺回路とともに各々
ワンチップ化された半導体メモリであることを特許請求
の範囲第１項記載の不揮発性記憶装置。
３．上記アドレス信号およびデータ信号のラッチ回路は
、上記半導体メモリ内にそれぞれ組み込まれていること
を特徴とする特許請求の範囲第２項記載の不揮発性記憶
装置。
４．上記選択回路は、該記憶装置に割付けられたアドレ
ス空間の先頭アドレスを設定可能なアドレス設定手段と
、上記複数の半導体メモリを二以上のメモリ群に分割し
そのメモリ群ごとに信号経路の切換えを行なう切換部と
、いずれか一つのメモリ群のみ選択駆動させるべく各メ
モリ群ごとに供給されたアドレスの変換を行なうアドレ
ス変換部とを備えてなることを特徴とする特許請求の範
囲第２項もしくは第３項記載の不揮発性記憶装置。