JPS6236823A - レジストパタ−ン形成方法 - Google Patents
レジストパタ−ン形成方法Info
- Publication number
- JPS6236823A JPS6236823A JP60176445A JP17644585A JPS6236823A JP S6236823 A JPS6236823 A JP S6236823A JP 60176445 A JP60176445 A JP 60176445A JP 17644585 A JP17644585 A JP 17644585A JP S6236823 A JPS6236823 A JP S6236823A
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- JP
- Japan
- Prior art keywords
- resist
- sensitivity
- highly sensitive
- resist film
- coated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
感度の異なるレジス１−を順に２回塗布することにより
、現像した後にレジストパターンのテーパがなくなるよ
うにする。
、現像した後にレジストパターンのテーパがなくなるよ
うにする。
本発明はレジストパターン形成方法に関するもので、さ
らに詳しく言えば、当該レジストを現像したときにテー
バが付かない、すなわち断面形状が良好なレジストパタ
ーンが得られるようにレジストを塗布する方法に関する
ものである。
らに詳しく言えば、当該レジストを現像したときにテー
バが付かない、すなわち断面形状が良好なレジストパタ
ーンが得られるようにレジストを塗布する方法に関する
ものである。
半導体装置の製造においてポトエソチング工程は重要な
役割の工程である。ホトエソチング工程を順を追って説
明すると、先ず基板を洗浄してきれいにし、レジストを
塗布し、レジスト塗布後塗布膜中に残存する溶剤を除く
ためにプレベータと呼称される熱処理をなし、ホトマス
クの位置合せをなし、例えば紫外線を照射して露光をな
し、有機溶剤等で現像しレジストパターンを作り、エツ
チング前にレジストと基板との密着を良くするためにポ
ストベークといわれる熱処理をなし、エツチングを行い
、しかる後に不必要になったレジストを剥離除去する。
役割の工程である。ホトエソチング工程を順を追って説
明すると、先ず基板を洗浄してきれいにし、レジストを
塗布し、レジスト塗布後塗布膜中に残存する溶剤を除く
ためにプレベータと呼称される熱処理をなし、ホトマス
クの位置合せをなし、例えば紫外線を照射して露光をな
し、有機溶剤等で現像しレジストパターンを作り、エツ
チング前にレジストと基板との密着を良くするためにポ
ストベークといわれる熱処理をなし、エツチングを行い
、しかる後に不必要になったレジストを剥離除去する。
第２図を参照すると、前記した露光において焦点（フォ
ーカス）が合っていると同図に２１で示す両側がまっす
ぐに立った断面形状の良いレジストパターン２１が得ら
れ、このレジストパターン２１をマスクにして半導体基
板２２をエツチングすると図に斜線を付けた部分２２ａ
がエツチングされ、レジストパターン２１と同じパター
ン２２ｂが得られる。
ーカス）が合っていると同図に２１で示す両側がまっす
ぐに立った断面形状の良いレジストパターン２１が得ら
れ、このレジストパターン２１をマスクにして半導体基
板２２をエツチングすると図に斜線を付けた部分２２ａ
がエツチングされ、レジストパターン２１と同じパター
ン２２ｂが得られる。
露光においてフォーカスがずれたりすると、光の散乱が
発生し、光が照射したところとそうでないところの切れ
目がぼけてきて、第３図に符号３Ｉを付して示すような
テーパした断面形状の良くないレジストパターン３１が
作られる。このレジストパターン３１をマスクに半導体
基板３２をエツチングすると、斜線を付した部分３２ａ
が除去され、レジストパターン３１とほぼ同じようにテ
ーパしたパターン３２ｂが半導体基板３２に作られる。
発生し、光が照射したところとそうでないところの切れ
目がぼけてきて、第３図に符号３Ｉを付して示すような
テーパした断面形状の良くないレジストパターン３１が
作られる。このレジストパターン３１をマスクに半導体
基板３２をエツチングすると、斜線を付した部分３２ａ
が除去され、レジストパターン３１とほぼ同じようにテ
ーパしたパターン３２ｂが半導体基板３２に作られる。
レジストパターン３１の上方の幅ａと下方の幅すとの比
率（ａ／ｂ）はフォーカスずれの程度によって異なるが
、６０°〜８０°の範囲の比率の場合が比較的に多い。
率（ａ／ｂ）はフォーカスずれの程度によって異なるが
、６０°〜８０°の範囲の比率の場合が比較的に多い。
そうなると、マスクのパターンどおりのパターンが基板
に形成されなくなる問題がある。
に形成されなくなる問題がある。
本発明はこのような点に鑑みて創作されたもので、フォ
ーカスずれがあったとしてもテーパしなくまっすぐに立
った断面形状の良好がレジストパターンが得られるよう
なレジストの塗布方法を提供することを目的とする。
ーカスずれがあったとしてもテーパしなくまっすぐに立
った断面形状の良好がレジストパターンが得られるよう
なレジストの塗布方法を提供することを目的とする。
Ｃ問題点を解決するための手段〕
第１図（ａｌと山）は本発明の方法を実施する工程にお
けるレジス日東を示す断面図である。
けるレジス日東を示す断面図である。
先ず、同図（ａｌに示される如く基板例えば半導体基板
１１上に高感度レジストを塗布して高感度レジスト膜１
２を作り、プレヘークすることなく低感度レジストを塗
布すると、最上層には低感度レジスト膜１３が形成され
、高感度レジスト膜１２と低感度レジスト膜１３の間に
は感度変化領域１４が形成される。しかる後にプレヘー
クし、従来の工程どおり、露光、現像を行うものである
。
１１上に高感度レジストを塗布して高感度レジスト膜１
２を作り、プレヘークすることなく低感度レジストを塗
布すると、最上層には低感度レジスト膜１３が形成され
、高感度レジスト膜１２と低感度レジスト膜１３の間に
は感度変化領域１４が形成される。しかる後にプレヘー
クし、従来の工程どおり、露光、現像を行うものである
。
上記の如くにして形成したレジスト膜においては、少量
の光に対して残る（抜けない）方向にある低感度レジス
トが最上層に、また少量の光に対してな（なる（抜ける
）方向にある高感度レジストが最下層にあるので、第３
図に示した如きテーパの発生が防止され断面形状が良好
なレジストパターンが得られるのである。
の光に対して残る（抜けない）方向にある低感度レジス
トが最上層に、また少量の光に対してな（なる（抜ける
）方向にある高感度レジストが最下層にあるので、第３
図に示した如きテーパの発生が防止され断面形状が良好
なレジストパターンが得られるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第３図に戻ると、レジストパターン３１がテーパした断
面形状になる理由は、光の散乱によりレジストの下方部
分に照射される光量が上方部分に比べて低下するために
、上方部分が抜ける（現像によってなくなる）のに対し
、下方部分が十分に、すなわち上方部分と同程度に抜け
ない（現像後に残る）からである。
面形状になる理由は、光の散乱によりレジストの下方部
分に照射される光量が上方部分に比べて低下するために
、上方部分が抜ける（現像によってなくなる）のに対し
、下方部分が十分に、すなわち上方部分と同程度に抜け
ない（現像後に残る）からである。
そこで、本発明においては、第１図ｆａｌに示される如
く、基板例えば半導体基板（１１）のすぐ上には高感度
レジストを塗布して高感度レジスト膜１２を作る。レジ
スト塗布前にはレジストと半導体基板の密着性を良くす
るために、通常の技術で基板表面を洗浄などによってき
れいにしておく。高感度レジストは例えば商品名、東京
応化０ＰＰＲ−５０００の如きものを用いる。高感度レ
ジスト膜′１２の膜厚は、通常１μｍ程度の厚さのレジ
スト膜を用いてエツチングをなすので、次工程で低感度
レジストが塗布されることを予定して低感度レジスト膜
よりもより厚く例えば０．６μｍ程度の厚さにする。
く、基板例えば半導体基板（１１）のすぐ上には高感度
レジストを塗布して高感度レジスト膜１２を作る。レジ
スト塗布前にはレジストと半導体基板の密着性を良くす
るために、通常の技術で基板表面を洗浄などによってき
れいにしておく。高感度レジストは例えば商品名、東京
応化０ＰＰＲ−５０００の如きものを用いる。高感度レ
ジスト膜′１２の膜厚は、通常１μｍ程度の厚さのレジ
スト膜を用いてエツチングをなすので、次工程で低感度
レジストが塗布されることを予定して低感度レジスト膜
よりもより厚く例えば０．６μｍ程度の厚さにする。
レジスト塗布は通常のスピンコーティングでなす。
続いて、プリベータなどの熱処理をなすことなく、低感
度レジスト、例えば商品名、東京応化０ＦＰＲ−８００
の如きものを０．４μｍの厚さに塗布し低感度レジスト
膜１３を形成する。そうすると、高感度レジストはまだ
硬化していないし、低感度レジストも硬化していないの
で、高感度レジスト膜１２と低感度レジスト膜１３の中
間には、双方のレジストがまじり合って作られた感度変
化領域１４が作られ、これらのレジストの感度を全体的
にみると、基板１１の側から高感度から低感度へ徐々に
変化するほぼ１μｍの厚さのレジスト塗布が提供され、
露光において、フォーカスのぼけのために光量が低下し
ても、高感度レジストも感度変化領域のレジス１へも最
上層の低感度レジストとほぼ同じ程度に抜けることにな
り、両側がまっすぐに立った、すなわちテーバの付かな
いレジストパターンが得られることになる。
度レジスト、例えば商品名、東京応化０ＦＰＲ−８００
の如きものを０．４μｍの厚さに塗布し低感度レジスト
膜１３を形成する。そうすると、高感度レジストはまだ
硬化していないし、低感度レジストも硬化していないの
で、高感度レジスト膜１２と低感度レジスト膜１３の中
間には、双方のレジストがまじり合って作られた感度変
化領域１４が作られ、これらのレジストの感度を全体的
にみると、基板１１の側から高感度から低感度へ徐々に
変化するほぼ１μｍの厚さのレジスト塗布が提供され、
露光において、フォーカスのぼけのために光量が低下し
ても、高感度レジストも感度変化領域のレジス１へも最
上層の低感度レジストとほぼ同じ程度に抜けることにな
り、両側がまっすぐに立った、すなわちテーバの付かな
いレジストパターンが得られることになる。
なお、」二記の説明は半導体基板のエツチングについて
述べたが、本発明の適用範囲はその場合に限定されるも
のではなく、レジスト塗布一般の場合に及ぶものである
。
述べたが、本発明の適用範囲はその場合に限定されるも
のではなく、レジスト塗布一般の場合に及ぶものである
。
以上性べてきたように、本発明によればレジストパター
ンの断面形状が改善され、テーバが付くことが防止され
、エツチング形状やレジスト幅の制御に有効である。
ンの断面形状が改善され、テーバが付くことが防止され
、エツチング形状やレジスト幅の制御に有効である。
第１図（ａ）と（ｂｌは本発明方法実施工程におけるレ
ジスト膜の断面図、 第２図は断面形状の良好なレジストパターンの断面図、 第３図はテーバした断面形状のレジストパターンの断面
図である。 第１図において、 １１は半導体基板、 １２ば高感度レジスト膜、 １３は低感度レジスト塗布、 １４は感度変化領域である。
ジスト膜の断面図、 第２図は断面形状の良好なレジストパターンの断面図、 第３図はテーバした断面形状のレジストパターンの断面
図である。 第１図において、 １１は半導体基板、 １２ば高感度レジスト膜、 １３は低感度レジスト塗布、 １４は感度変化領域である。
Claims (1)
- 基板（１１）上に高感度レジストを塗布し、次いで熱処
理をすることなく高感度レジスト膜（１２）の上に低感
度レジストを塗布し、しかる後露光、現像をしてパター
ニングすることを特徴とするレジストパターン形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176445A JPS6236823A (ja) | 1985-08-10 | 1985-08-10 | レジストパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176445A JPS6236823A (ja) | 1985-08-10 | 1985-08-10 | レジストパタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236823A true JPS6236823A (ja) | 1987-02-17 |
Family
ID=16013826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176445A Pending JPS6236823A (ja) | 1985-08-10 | 1985-08-10 | レジストパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273030A (ja) * | 1988-04-26 | 1989-10-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2006137582A1 (en) * | 2005-06-24 | 2006-12-28 | Fujifilm Corporation | Exposure method and apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171818A (ja) * | 1982-03-31 | 1983-10-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置の製造装置 |
| JPS58218119A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | パタ−ン形成方法 |
| JPS59175725A (ja) * | 1983-03-26 | 1984-10-04 | Toshiba Corp | 多層レジスト膜 |
-
1985
- 1985-08-10 JP JP60176445A patent/JPS6236823A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171818A (ja) * | 1982-03-31 | 1983-10-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置の製造装置 |
| JPS58218119A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | パタ−ン形成方法 |
| JPS59175725A (ja) * | 1983-03-26 | 1984-10-04 | Toshiba Corp | 多層レジスト膜 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273030A (ja) * | 1988-04-26 | 1989-10-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2006137582A1 (en) * | 2005-06-24 | 2006-12-28 | Fujifilm Corporation | Exposure method and apparatus |
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