JPS6236922A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS6236922A JPS6236922A JP17502585A JP17502585A JPS6236922A JP S6236922 A JPS6236922 A JP S6236922A JP 17502585 A JP17502585 A JP 17502585A JP 17502585 A JP17502585 A JP 17502585A JP S6236922 A JPS6236922 A JP S6236922A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- time
- output
- sample
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000005070 sampling Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、アナログ信号をデジタル信号に変換するアナ
ログ・デジタル（Ａ／Ｄ）変換器に関する。
ログ・デジタル（Ａ／Ｄ）変換器に関する。
従来から、アナログ信号を対応するデジタル信号に変換
するために、積分形Ａ／Ｄ変換器、逐次比較形Ａ／Ｄ変
換器等種等積Ａ／Ｄ変換器が使用されている。
するために、積分形Ａ／Ｄ変換器、逐次比較形Ａ／Ｄ変
換器等種等積Ａ／Ｄ変換器が使用されている。
積分形Ａ／Ｄ変換器においては、積分コンデンサのキャ
パシタンス、比較器のオフセット電圧が誤差要因となら
ず直線性が良いという利点を持つ反面、Ａ／Ｄ変換動作
に時間がかかるという欠点を有している。
パシタンス、比較器のオフセット電圧が誤差要因となら
ず直線性が良いという利点を持つ反面、Ａ／Ｄ変換動作
に時間がかかるという欠点を有している。
これに比して、逐次形Ａ／Ｄ変換は比較的高速変換可能
である。しかしながら、まずアナログ入力信号をサンプ
ル・ホールドした後、最上位ピッ）（ＭＳＢ）から最下
位ビット（ＬＳＢ＞までをＡ／Ｄ変換動作を行なってお
り、一連のアナログ入力信号に対応するデジタル信号を
得るために、サンプル・ホールド動作およびＡ／Ｄ変換
動作を時系列的に直列動作しているにすぎない。従っ二
各構成要素の動作効率が悪（、Ａ／Ｄ変換動作を更に高
速化することは困難であるという欠点があった。
である。しかしながら、まずアナログ入力信号をサンプ
ル・ホールドした後、最上位ピッ）（ＭＳＢ）から最下
位ビット（ＬＳＢ＞までをＡ／Ｄ変換動作を行なってお
り、一連のアナログ入力信号に対応するデジタル信号を
得るために、サンプル・ホールド動作およびＡ／Ｄ変換
動作を時系列的に直列動作しているにすぎない。従っ二
各構成要素の動作効率が悪（、Ａ／Ｄ変換動作を更に高
速化することは困難であるという欠点があった。
本発明は高速Ａ／Ｄ変換可能なＡ／Ｄ変換器を提供する
ことを目的とする。
ことを目的とする。
本発明のＡ／Ｄ変換器は、前段のビット・セルの出力信
号をサンプルしホールドするサンプル・ホールド回路と
、前記サンプル・ホールド回路の出力信号と対応する基
準信号との差信号を出力する減算回路と、前記減算回路
の出力信号に関連して前記サンプル・ホールド回路若し
くは前記減算回路の出力信号を選択出力する選択回路と
により構成されたビット・セルを複数個直列接続して成
っており、各ビット・セルは信号を出力した後、新たな
アナログ入力信号をサンプル・ホールドできるため、並
列処理が可能となり、Ａ／Ｄ変換動作を高速化できる。
号をサンプルしホールドするサンプル・ホールド回路と
、前記サンプル・ホールド回路の出力信号と対応する基
準信号との差信号を出力する減算回路と、前記減算回路
の出力信号に関連して前記サンプル・ホールド回路若し
くは前記減算回路の出力信号を選択出力する選択回路と
により構成されたビット・セルを複数個直列接続して成
っており、各ビット・セルは信号を出力した後、新たな
アナログ入力信号をサンプル・ホールドできるため、並
列処理が可能となり、Ａ／Ｄ変換動作を高速化できる。
第１図は、本発明の実施例を表わすブロフク図で、４ピ
ントの場合を示している。第１図においＣ１アナログ入
力信号ｖｓａｍは、最上位ビット・セル１０１に入力さ
れる。ビット・セル＋０１の出力信号Ｖ＋ｏ 、 Ｖｌ
ｌはビット・セル１０２に入力される。
ントの場合を示している。第１図においＣ１アナログ入
力信号ｖｓａｍは、最上位ビット・セル１０１に入力さ
れる。ビット・セル＋０１の出力信号Ｖ＋ｏ 、 Ｖｌ
ｌはビット・セル１０２に入力される。
ビット・セル１０２の出力信号Ｖ２０ ＋ Ｖｎ 、
Ｖ２１はビット−セル１０３に入力される。ピント・セ
ル１０３の出力信号ｖｓｏ ｅ ＶＩ Ｉ、 Ｖ２１
＊ ＶＢ２は最下位ビット・セル１０４に入力される。
Ｖ２１はビット−セル１０３に入力される。ピント・セ
ル１０３の出力信号ｖｓｏ ｅ ＶＩ Ｉ、 Ｖ２１
＊ ＶＢ２は最下位ビット・セル１０４に入力される。
ビット−セル１０４からは、アナログ入力信号ＶＳａｍ
を表わす４ビツトのデジタル信号■。ｕｔが出力され
る。一方、抵抗器１０６〜１１Ｏから成る直列回路には
、基準電圧発生器１０５が接続されている。抵抗器１０
６〜１１０の抵抗値は各々、Ｒ，Ｒ／２、Ｒ／２２、Ｒ
／２３、Ｒ／２４である。抵抗器１．０６〜１１．０の
各接続点は、対応するビット・セル１０１〜１０４の基
準電圧入力端子■Ｐに接続されている。
を表わす４ビツトのデジタル信号■。ｕｔが出力され
る。一方、抵抗器１０６〜１１Ｏから成る直列回路には
、基準電圧発生器１０５が接続されている。抵抗器１０
６〜１１０の抵抗値は各々、Ｒ，Ｒ／２、Ｒ／２２、Ｒ
／２３、Ｒ／２４である。抵抗器１．０６〜１１．０の
各接続点は、対応するビット・セル１０１〜１０４の基
準電圧入力端子■Ｐに接続されている。
又、各ビット・セル１０１〜１０４ のクロック信号入
力端子ＣＬＫ、サンプル・ホールド制御端子Ｓ／Ｈには
タロツク信号ＶＣＬＫ、サンプル・ホールド制御信号Ｖ
８／Ｈが入力される。
力端子ＣＬＫ、サンプル・ホールド制御端子Ｓ／Ｈには
タロツク信号ＶＣＬＫ、サンプル・ホールド制御信号Ｖ
８／Ｈが入力される。
第２図は、第１図のＡ／Ｄ変換器のタイミング図である
。
。
以下、時刻ｔｏにおいてＡ／Ｄ変換動作を開始するもの
としで、第１図、第２図を用いて詳説する。
としで、第１図、第２図を用いて詳説する。
時刻ｔｏにおいて、ビット・セル１０１は、信号ＶＢ／
Ｈの立上がりエツジに応答してアナログ入力信号ＶＳａ
ｍ をサンプル・ホールドし、ホールドしたホールド
信号ａを基準信号ＶＲＩと比較する。ホールド信号ａが
基準信号■ＲＩ より大きい場合、ホールド信号ａと基
準信号ＶＲＩ との差信号を信号ＶＩＯとして出力し又
、時刻ｔ１のクロック信号ＶＣＬＫの立上、かりエツジ
に応答して信号Ｖｌｌとしてｌ”を出力する。ホールド
信号ａが基準信号Ｖｉｕより小さい場合、ホールド信号
ａｋそのまま信号ＶＩＯとして出力し又、時刻１．０ク
ロック信号ＶＣＬＫの立上がりエツジに応答して信号Ｖ
Ｉ １として”０″ を出力する。
Ｈの立上がりエツジに応答してアナログ入力信号ＶＳａ
ｍ をサンプル・ホールドし、ホールドしたホールド
信号ａを基準信号ＶＲＩと比較する。ホールド信号ａが
基準信号■ＲＩ より大きい場合、ホールド信号ａと基
準信号ＶＲＩ との差信号を信号ＶＩＯとして出力し又
、時刻ｔ１のクロック信号ＶＣＬＫの立上、かりエツジ
に応答して信号Ｖｌｌとしてｌ”を出力する。ホールド
信号ａが基準信号Ｖｉｕより小さい場合、ホールド信号
ａｋそのまま信号ＶＩＯとして出力し又、時刻１．０ク
ロック信号ＶＣＬＫの立上がりエツジに応答して信号Ｖ
Ｉ １として”０″ を出力する。
時刻１．において、ビットセル１０１は、アナログ入力
信号ＶＳａｍ を新たにサンプル・ホールドし、ホー
ルド信号すを前記同様に処理する。同時にビット・セル
１０２は、信号Ｖｓ／１１ に応答して信号ＶＩＯを
サンプル・ホールドし、信号ＶＩＯと基準信号ＶＲ２と
を比較する。信号Ｖ＋ｏが基準信号ＶＲ２より大きい場
合、信号Ｖ＋ｏと基準信号Ｖｌ１２の差信号を信号Ｖ２
０として出力し又、時刻ｔ２のクロック信号ＶＣＬｌ’
［の立上がりエツジに応答し゛Ｃ信号Ｖ２１ としてｌ
”を出力する。信号Ｖ＋ｏが基準信号ＶＲ２より小さい
場黴信号Ｖ＋ｏをそのまま信号Ｖ２０として出力し又、
時刻ｔ２のクロック信号Ｖｃｔ、にの立上がりエツジに
応答１−で信号Ｖ２１としてＯ″を出力する。時刻ｔｚ
において、時刻ｔ１のクロック信号Ｖｃ＋、ｘ に応
答して、ビット・セル１０１から入力されストアしてい
た信号ＶＩを転送出力する。又、時刻ｔ２において、ビ
ット・セル１０３は、信号ＶｏおよびＶＩ２をストアす
ると共に信号Ｖ２０をサンプル・ホールドし、ビット・
セル１０２と同様の動作を行なう。ビット・セル１０２
ｆ７）出力ＩＮ ＠ Ｖａｏ 、Ｖｕ 、 Ｖ２１ 、
Ｖａ＋ ハ最下位ヒフ ト・セル１０４に入力される。
信号ＶＳａｍ を新たにサンプル・ホールドし、ホー
ルド信号すを前記同様に処理する。同時にビット・セル
１０２は、信号Ｖｓ／１１ に応答して信号ＶＩＯを
サンプル・ホールドし、信号ＶＩＯと基準信号ＶＲ２と
を比較する。信号Ｖ＋ｏが基準信号ＶＲ２より大きい場
合、信号Ｖ＋ｏと基準信号Ｖｌ１２の差信号を信号Ｖ２
０として出力し又、時刻ｔ２のクロック信号ＶＣＬｌ’
［の立上がりエツジに応答し゛Ｃ信号Ｖ２１ としてｌ
”を出力する。信号Ｖ＋ｏが基準信号ＶＲ２より小さい
場黴信号Ｖ＋ｏをそのまま信号Ｖ２０として出力し又、
時刻ｔ２のクロック信号Ｖｃｔ、にの立上がりエツジに
応答１−で信号Ｖ２１としてＯ″を出力する。時刻ｔｚ
において、時刻ｔ１のクロック信号Ｖｃ＋、ｘ に応
答して、ビット・セル１０１から入力されストアしてい
た信号ＶＩを転送出力する。又、時刻ｔ２において、ビ
ット・セル１０３は、信号ＶｏおよびＶＩ２をストアす
ると共に信号Ｖ２０をサンプル・ホールドし、ビット・
セル１０２と同様の動作を行なう。ビット・セル１０２
ｆ７）出力ＩＮ ＠ Ｖａｏ 、Ｖｕ 、 Ｖ２１ 、
Ｖａ＋ ハ最下位ヒフ ト・セル１０４に入力される。
さらに、時刻ｔ２において、ビット・セル１０１．１０
２は各々アナログ入力信号ｃ、ｂに対応するＡ／Ｄ変換
処理を行なう。
２は各々アナログ入力信号ｃ、ｂに対応するＡ／Ｄ変換
処理を行なう。
時刻ｔ３において、ピント−セル１０４はＯＫ 号Ｖ３
０をサンプル・ホールドし、基準信号Ｖｉ＋ ４と比較
スる。前記比較結果に応じて、′ｌ”若しくは′０”の
信号Ｖ４１を出力する。又、時刻ｔ、のクロック信号Ｖ
ＣＬＫの立上がりエツジに応答して、信号ｖ！１゜Ｖ２
＋ 、 Ｖｓ＋を出力する。従って、時刻ｔ、において
、ビット・セル１０４からは、アナログ入力信号ＶＳａ
ｍの瞬時値ａを表ワす４ビット信号Ｖｕ ＠Ｖ２１ ＊
Ｖｓ＋ ＩＶ４１が得られる。又、時刻ｔ１において、
ビット・セル１０１．１０２．１０３．１０４は各々、
前述したように、アナログ入力信号ＶＳａｍの瞬時値ｅ
、ｄ、ｃ、ｂに対応するＡ／Ｄ変換動作を行ない、時刻
ｔｂにおいて、アナログ入力信号■、ａｍ の瞬時値
すに対応するデジタル信号が得られる。以下、同様にし
てアナログ入力信号ＶＳａｍの瞬時値ｃ、ｄ、ｅ、ｆを
表わすデジタル信号が得られる。
０をサンプル・ホールドし、基準信号Ｖｉ＋ ４と比較
スる。前記比較結果に応じて、′ｌ”若しくは′０”の
信号Ｖ４１を出力する。又、時刻ｔ、のクロック信号Ｖ
ＣＬＫの立上がりエツジに応答して、信号ｖ！１゜Ｖ２
＋ 、 Ｖｓ＋を出力する。従って、時刻ｔ、において
、ビット・セル１０４からは、アナログ入力信号ＶＳａ
ｍの瞬時値ａを表ワす４ビット信号Ｖｕ ＠Ｖ２１ ＊
Ｖｓ＋ ＩＶ４１が得られる。又、時刻ｔ１において、
ビット・セル１０１．１０２．１０３．１０４は各々、
前述したように、アナログ入力信号ＶＳａｍの瞬時値ｅ
、ｄ、ｃ、ｂに対応するＡ／Ｄ変換動作を行ない、時刻
ｔｂにおいて、アナログ入力信号■、ａｍ の瞬時値
すに対応するデジタル信号が得られる。以下、同様にし
てアナログ入力信号ＶＳａｍの瞬時値ｃ、ｄ、ｅ、ｆを
表わすデジタル信号が得られる。
第３図は、第１図のピッ）−セル１０２のブロック図で
ある。
ある。
第３図において、ビット・セル１０１からの信号ＶＩＧ
およびサンプル・ホールド制御信号Ｖｓ／ｎは、サンプ
ル参ホールド回路２０１に入力される。サンプル・ホー
ルド回路２旧の出力信号■ムは、スイッチ２０６の一方
の端子ｌおよびアナログ減算器２０２に入力される。減
算器２０２の出力信号Ｖｍは、スイッチ２０６の他方の
端子２および制御回路２０３に入力される。制御回路２
０３は、減算器の出力信号に関連してＤ−フリップ・７
０ツブ２０５に信号″１１１”又は０”を出力し又、ス
イッチ２０６の切換えを制御する。一方、Ｄ−クリップ
・フロップ２０５は、制御回路２０３からの信号をスト
アし、信号Ｖ２＋を出力する。Ｄ−クリップ・クロック
２０４には、信号Ｖ１１およびクロック信号ＶＣＬ［が
入力される。Ｄ−７リツプー７０ツブ２０４は、クロッ
ク信号ＶＣＬＫに応答して、内部にストアしている“０
”若しくは１”の信号を信号Ｖａｔとして出力する。
およびサンプル・ホールド制御信号Ｖｓ／ｎは、サンプ
ル参ホールド回路２０１に入力される。サンプル・ホー
ルド回路２旧の出力信号■ムは、スイッチ２０６の一方
の端子ｌおよびアナログ減算器２０２に入力される。減
算器２０２の出力信号Ｖｍは、スイッチ２０６の他方の
端子２および制御回路２０３に入力される。制御回路２
０３は、減算器の出力信号に関連してＤ−フリップ・７
０ツブ２０５に信号″１１１”又は０”を出力し又、ス
イッチ２０６の切換えを制御する。一方、Ｄ−クリップ
・フロップ２０５は、制御回路２０３からの信号をスト
アし、信号Ｖ２＋を出力する。Ｄ−クリップ・クロック
２０４には、信号Ｖ１１およびクロック信号ＶＣＬ［が
入力される。Ｄ−７リツプー７０ツブ２０４は、クロッ
ク信号ＶＣＬＫに応答して、内部にストアしている“０
”若しくは１”の信号を信号Ｖａｔとして出力する。
第１図のビット・セルｌｏｔ、１０３，１０４は、基本
的には第３図に示したビン）−セル１０２と同様の構成
であるが、ビット・セル１０１はＤ−７リツプ・フロッ
プ２０４に対応するＤ−７リツプ・７０ツブを含まない
構成であり、ビット・セル１０３はＤ−７リツプ・フロ
ップ２０４に対応するＤ−フリッ７’−７０ツブを２１
ｖＡ含む構成であり又、ビット−セル１０４はＤ−フリ
ップ−７０ツブ２０４に対応するＤ−フリップ・フロッ
プを３個含む構成で且つスイッチ２０６に対応するスイ
ッチを含まない構成である。第４図は、第３図のビット
・セル１０２のタイミング図である。
的には第３図に示したビン）−セル１０２と同様の構成
であるが、ビット・セル１０１はＤ−７リツプ・フロッ
プ２０４に対応するＤ−７リツプ・７０ツブを含まない
構成であり、ビット・セル１０３はＤ−７リツプ・フロ
ップ２０４に対応するＤ−フリッ７’−７０ツブを２１
ｖＡ含む構成であり又、ビット−セル１０４はＤ−フリ
ップ−７０ツブ２０４に対応するＤ−フリップ・フロッ
プを３個含む構成で且つスイッチ２０６に対応するスイ
ッチを含まない構成である。第４図は、第３図のビット
・セル１０２のタイミング図である。
以下、第３図、第４図を参照してビット・セル＋０２の
動作を説明する。
動作を説明する。
初期状態として、スイッチ２０６は端子ｌ側に接続され
ているものとする。時刻ｔムにおいて、サン７’Ａ／・
ホールド回路２０１は、信号Ｖｓ１０の高レベル信号４
０１に応答して信号ＶＩＧのサンプリングを開始する。
ているものとする。時刻ｔムにおいて、サン７’Ａ／・
ホールド回路２０１は、信号Ｖｓ１０の高レベル信号４
０１に応答して信号ＶＩＧのサンプリングを開始する。
時刻ｔ、において、低レベル信号４０２に応答１〜で信
号ＶＩＯをホールドする。時刻ｔ＾〜ｔＢ間ではスイッ
チ２０６は端子ｌ側に接続されているため、サンプル・
ホールド回路２０１の出力信号ｖ１が、スイッチ２０６
を介して信号Ｖ２０として出力される。
号ＶＩＯをホールドする。時刻ｔ＾〜ｔＢ間ではスイッ
チ２０６は端子ｌ側に接続されているため、サンプル・
ホールド回路２０１の出力信号ｖ１が、スイッチ２０６
を介して信号Ｖ２０として出力される。
時刻ｂ＋において、減算器２０２は信号■、と基準信号
ＶＲ２との差信号Ｖａを出力する。制御回路２０３は、
信号Ｖｌの極性を判別し、極性が正の場合（信号■、が
基準信号ＶＩ１２より大きい場合）、スイッチ２０６を
端子２側に切換えるような制御信号Ｖｃを出力すると共
に、値がｌ”の信号ＶＤをＤ−フリップ・フロップ２０
５に入力する。極性が負の場合（信号■が基準信号Ｖｎ
２より小さい場合）、スイッチ２０６を端子ｌ側に接続
するような制御信号Ｖ。を出力すると共に、値が′″０
”の信号■をＤ−フリップ・フロップ２０５に入力する
。第４図は、極性が正の場合を示している。スイッチ２
０６は制御信号■ｃに応答して、端子ｌ若しくは２側に
接続されも時刻ｔｃにおいて、サンプル・ホールド回路
２０１は新たに信号ＶＩＯのサンプリングを開始するが
、同時にクロック信号ＶＣＬ区の高レベル信号４０３の
立−ヒがりエツジに応答して信号Ｖａｔおよび信号Ｖ２
１が出力される。第３図のビット・セル１０２の各構成
要素は、処理時間等に必安な遅延を生じる。前記遅延時
間を第４図のτｌ〜τ３で示している。τ１は、サンプ
ル・ホールド回路２０１の出力信号が画定するまでの時
間、減算器２０２の処理時間および制御（ロ）路２０３
が制御信号■ｃを出力するまでの時間の和である。τ２
は、制御信号ｖｃに応答してスイッチ２０６が切換わる
ために安する時間である。又、τ３は、制御回路２０３
が、信号■８を検出して“ｌ”若しくは“０″の信号を
出力するまでに要する時間である。尚、実施例の変形と
して、各ビット・セルの基進信号Ｖｎ １〜ＶＲ４を全
て等しくｌ−且つ、各ビット・セルの出力信号Ｖ＋ｏ
＋ Ｖ２Ｏ＋ Ｖ３ｏを２倍にした信号を次段の各ビッ
ト・セルに入力するようにすれば、アナログ入力信号Ｖ
Ｓａｍの範囲を理論上、基準信号発生器出力電圧の２倍
にまで拡大できる。
ＶＲ２との差信号Ｖａを出力する。制御回路２０３は、
信号Ｖｌの極性を判別し、極性が正の場合（信号■、が
基準信号ＶＩ１２より大きい場合）、スイッチ２０６を
端子２側に切換えるような制御信号Ｖｃを出力すると共
に、値がｌ”の信号ＶＤをＤ−フリップ・フロップ２０
５に入力する。極性が負の場合（信号■が基準信号Ｖｎ
２より小さい場合）、スイッチ２０６を端子ｌ側に接続
するような制御信号Ｖ。を出力すると共に、値が′″０
”の信号■をＤ−フリップ・フロップ２０５に入力する
。第４図は、極性が正の場合を示している。スイッチ２
０６は制御信号■ｃに応答して、端子ｌ若しくは２側に
接続されも時刻ｔｃにおいて、サンプル・ホールド回路
２０１は新たに信号ＶＩＯのサンプリングを開始するが
、同時にクロック信号ＶＣＬ区の高レベル信号４０３の
立−ヒがりエツジに応答して信号Ｖａｔおよび信号Ｖ２
１が出力される。第３図のビット・セル１０２の各構成
要素は、処理時間等に必安な遅延を生じる。前記遅延時
間を第４図のτｌ〜τ３で示している。τ１は、サンプ
ル・ホールド回路２０１の出力信号が画定するまでの時
間、減算器２０２の処理時間および制御（ロ）路２０３
が制御信号■ｃを出力するまでの時間の和である。τ２
は、制御信号ｖｃに応答してスイッチ２０６が切換わる
ために安する時間である。又、τ３は、制御回路２０３
が、信号■８を検出して“ｌ”若しくは“０″の信号を
出力するまでに要する時間である。尚、実施例の変形と
して、各ビット・セルの基進信号Ｖｎ １〜ＶＲ４を全
て等しくｌ−且つ、各ビット・セルの出力信号Ｖ＋ｏ
＋ Ｖ２Ｏ＋ Ｖ３ｏを２倍にした信号を次段の各ビッ
ト・セルに入力するようにすれば、アナログ入力信号Ｖ
Ｓａｍの範囲を理論上、基準信号発生器出力電圧の２倍
にまで拡大できる。
本発明のＡ／Ｄ変換器によれば、時間的にずらして並列
処理しているので、極めて短時間でＡ／Ｄ変換できる。
処理しているので、極めて短時間でＡ／Ｄ変換できる。
第１図は、本発明のＡ／Ｄ変換器のブロック図。
第２図は、第１図のＡ／Ｄ変換器のタイミング図。
第３図は、本発明に使用するビット・セルのブロック図
。 第４図は、第３図のビット−セルのタイミング図。 １０１〜１０４：ピント・セル、 １０５：基準電圧発生器。
。 第４図は、第３図のビット−セルのタイミング図。 １０１〜１０４：ピント・セル、 １０５：基準電圧発生器。
Claims (1)
- 前段のビット・セルの出力信号をサンプルしホールドす
るサンプル・ホールド回路と、前記サンプル・ホールド
回路の出力信号と対応する基準信号との差信号を出力す
る減算回路と、前記減算回路の出力信号に関連して前記
サンプル・ホールド回路若しくは前記減算回路の出力信
号を選択出力する選択回路とにより構成されたビット・
セルを複数個直列接続して成るＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502585A JPS6236922A (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502585A JPS6236922A (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236922A true JPS6236922A (ja) | 1987-02-17 |
Family
ID=15988898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17502585A Pending JPS6236922A (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236922A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135926A (ja) * | 1983-01-26 | 1984-08-04 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
| JPS59153324A (ja) * | 1983-02-22 | 1984-09-01 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
-
1985
- 1985-08-09 JP JP17502585A patent/JPS6236922A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135926A (ja) * | 1983-01-26 | 1984-08-04 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
| JPS59153324A (ja) * | 1983-02-22 | 1984-09-01 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7884749B2 (en) | A/D converting apparatus | |
| US6653966B1 (en) | Subranging analog to digital converter with multi-phase clock timing | |
| JPH0810830B2 (ja) | アナログ―ディジタル変換器 | |
| US5572212A (en) | Pipelined analog to digital converter | |
| US7215274B2 (en) | Reference voltage pre-charge in a multi-step sub-ranging analog-to-digital converter | |
| US7102559B2 (en) | Analog-to-digital converter having interleaved coarse sections coupled to a single fine section | |
| US6999019B2 (en) | Subranging analog-to-digital converter with integrating sample-and-hold | |
| US5444447A (en) | Analog-digital converter with distributed sample-and-hold circuit | |
| JPS6243570B2 (ja) | ||
| CN105811984B (zh) | 输入采样与转换电路 | |
| JPH0681048B2 (ja) | Ａ／ｄ変換器 | |
| US7884750B2 (en) | A/D converter and A/D conversion method | |
| US5355135A (en) | Semi-flash A/D converter using switched capacitor comparators | |
| JP3331276B2 (ja) | 単一のコンバータモジュールを使用する二重入力アナログ−ディジタルコンバータ | |
| US6489914B1 (en) | RSD analog to digital converter | |
| JPH0690172A (ja) | アナログデジタル変換回路装置およびアナログデジタル変換方法 | |
| WO2022269403A8 (en) | Successive-approximation analog-to-digital converters | |
| JPS6236922A (ja) | Ａ／ｄ変換器 | |
| US6700523B2 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| US7348916B2 (en) | Pipeline A/D converter and method of pipeline A/D conversion | |
| JP2001267925A (ja) | 逐次比較型ａｄ変換器 | |
| CN118100940A (zh) | 一种复用LSB-first SAR量化器的zoom ADC | |
| JPH11266156A (ja) | アナログ／ディジタル変換器 | |
| CN116266757B (zh) | 具有加速比较机制的模拟至数字转换电路及方法 | |
| JPS6135728B2 (ja) |