JPS6237072A - インバ−タの保護回路 - Google Patents
インバ−タの保護回路Info
- Publication number
- JPS6237072A JPS6237072A JP60176086A JP17608685A JPS6237072A JP S6237072 A JPS6237072 A JP S6237072A JP 60176086 A JP60176086 A JP 60176086A JP 17608685 A JP17608685 A JP 17608685A JP S6237072 A JPS6237072 A JP S6237072A
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- JP
- Japan
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- conductive
- signal
- transistor
- transistors
- transformer
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- Pending
Links
- 230000001681 protective effect Effects 0.000 title 1
- 238000004804 winding Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プリフジ形インバータにおいて、一方の開閉素子を導通
状態とする導通信号が入力された場合に、他方の開閉素
子に導通信号が入力されることを阻止する手段を設ける
ことにより、両開閉素子が同時に導通状態となり、事故
を発生することを防止する。
状態とする導通信号が入力された場合に、他方の開閉素
子に導通信号が入力されることを阻止する手段を設ける
ことにより、両開閉素子が同時に導通状態となり、事故
を発生することを防止する。
本発明は、インバータ回路に擾乱信号が入力された場合
にも、事故発生を防止可能とするインバータの保護回路
に関する。
にも、事故発生を防止可能とするインバータの保護回路
に関する。
゛ 現在、直流電源から交流電圧を発生するインバータ
としては、変成器の１次捲線に接続する直流電源の極性
を所定周期で反転し、２次捲線に交流電圧を出力するハ
ーフブリッジ方式或いはフルブリフジ方式が広く採用さ
れている。
としては、変成器の１次捲線に接続する直流電源の極性
を所定周期で反転し、２次捲線に交流電圧を出力するハ
ーフブリッジ方式或いはフルブリフジ方式が広く採用さ
れている。
かかるインバータ回路において、変成器の１次＃＠線に
直流電源の両極性端子を接続する開閉素子が誤動作する
と、直流電源を短絡することとなり、開閉素子の破損等
の大きな事故を惹起する。
直流電源の両極性端子を接続する開閉素子が誤動作する
と、直流電源を短絡することとなり、開閉素子の破損等
の大きな事故を惹起する。
従ってかかる開閉素子の誤動作を極力防止する手段の実
現が強く要望されている。
現が強く要望されている。
第３図は従来あるハーフブリッジ形インバータ回路の一
例を示す図であり、第４図は第３図における各種信号波
形を例示する図である。
例を示す図であり、第４図は第３図における各種信号波
形を例示する図である。
第３図において、変成器１の１次捲線２の端子３は、ト
ランジスタ４を介して直流電源５の正極性端子（＋）に
、またトランジスタ６を介して直流電源５の負極性端子
（−）に接続されており、また端子７は、コンデンサ８
を介して正極性端子（＋）に、コンデンサ９を介して負
極性端子（−）に接続されている。その結果直流電源５
の端子電圧■４は、コンデンサ８および９により直流電
圧Ｖｄｌおよび■４□に分圧される。
ランジスタ４を介して直流電源５の正極性端子（＋）に
、またトランジスタ６を介して直流電源５の負極性端子
（−）に接続されており、また端子７は、コンデンサ８
を介して正極性端子（＋）に、コンデンサ９を介して負
極性端子（−）に接続されている。その結果直流電源５
の端子電圧■４は、コンデンサ８および９により直流電
圧Ｖｄｌおよび■４□に分圧される。
今入力端子１０に、所定周期で論理“１”となる導通信
号ｄｌ （第４図参照）を入力すると、トランジスタ
１１が導通信号ｄ、に同期して導通状態となり、変成器
１２を介してトランジスタ４を、導通信号ｄ、に同期し
て付勢する。
号ｄｌ （第４図参照）を入力すると、トランジスタ
１１が導通信号ｄ、に同期して導通状態となり、変成器
１２を介してトランジスタ４を、導通信号ｄ、に同期し
て付勢する。
付勢されたトランジスタ４は導通状態となり、変成器１
の１次捲線２には直流電圧Ｖ ４１が印加され、端子３
から端子７に向けて、断続電流■、が流れる。
の１次捲線２には直流電圧Ｖ ４１が印加され、端子３
から端子７に向けて、断続電流■、が流れる。
同様に、導通信号ｄ１と交互に論理“１”となる導通信
号ｄ２ （第４図参照）を入力端子１３に入力すると、
前述と同様の過程で、トランジスタ１４および６が導通
信号ｄ２に同期して導通状態となり、変成器１の１次捲
線２には直流電圧Ｖｄ２が印加され、端子７から端子３
に向けて、断続電流ｒＴ□が流れる。
号ｄ２ （第４図参照）を入力端子１３に入力すると、
前述と同様の過程で、トランジスタ１４および６が導通
信号ｄ２に同期して導通状態となり、変成器１の１次捲
線２には直流電圧Ｖｄ２が印加され、端子７から端子３
に向けて、断続電流ｒＴ□が流れる。
その結果変成器ｌの２次捲線１６には、導通信号ｄ、お
よびｄ２と同一周期の交流電圧■１が発生する。
よびｄ２と同一周期の交流電圧■１が発生する。
なお導通信号ｄ、およびｄ２は第４図に示す如く、必ず
一方のみが論理“１”となる様配慮されているが、若し
導通信号ｄ、またはｄ２に、第４図に示す如き擾乱信号
ｄＸが、電源雑音、誘導障害その他に起因して重畳され
ると、トランジスタ１１および１４、従ってトランジス
タ４および６が同時に導通状態となり、直流電源５の端
子電圧Ｖ、を短絡することとなる。
一方のみが論理“１”となる様配慮されているが、若し
導通信号ｄ、またはｄ２に、第４図に示す如き擾乱信号
ｄＸが、電源雑音、誘導障害その他に起因して重畳され
ると、トランジスタ１１および１４、従ってトランジス
タ４および６が同時に導通状態となり、直流電源５の端
子電圧Ｖ、を短絡することとなる。
その結果トランジスタ４および６が破損し、直流電源５
に設けられているヒユーズの溶断、或いはブレーカの遮
断等、大きな事故を発生する。
に設けられているヒユーズの溶断、或いはブレーカの遮
断等、大きな事故を発生する。
以上の説明から明らかな如く、従来あるインバータ回路
においては、導通信号ｄ、またはｄ２に擾乱信号ｄｘが
重畳すると、トランジスタ４および６が同時に導通状態
となり、インバータに大きな事故を発生させる恐れがあ
った。
においては、導通信号ｄ、またはｄ２に擾乱信号ｄｘが
重畳すると、トランジスタ４および６が同時に導通状態
となり、インバータに大きな事故を発生させる恐れがあ
った。
第１図は本発明の原理を示す図である。
第１図においては、変成器１００の１次捲線１０１に極
性の異なる直流電圧ｖ４い■４□を、交互に導通状態と
なる開閉素子２０１．２０２を介して印加し、２次ｔ４
［１０２に交流電圧を出力するインバータ回路において
、一方の開閉素子２０１（２０２）を導通状態とする信
号ｄ＋ （ｄｚ）が入力された場合に、他方の開閉素
子２０２（２０１）を導通状態とする信号ｄｚ（ｄ＋）
を無効とする制御手段３００を設ける。
性の異なる直流電圧ｖ４い■４□を、交互に導通状態と
なる開閉素子２０１．２０２を介して印加し、２次ｔ４
［１０２に交流電圧を出力するインバータ回路において
、一方の開閉素子２０１（２０２）を導通状態とする信
号ｄ＋ （ｄｚ）が入力された場合に、他方の開閉素
子２０２（２０１）を導通状態とする信号ｄｚ（ｄ＋）
を無効とする制御手段３００を設ける。
即ち本発明によれば、信号ｄ、およびｄ２が同時に有効
となることは防止され、開閉素子２０１および２０２が
同時に導通状態となることは防止され、インバータ回路
に事故の発生することを防止する。
となることは防止され、開閉素子２０１および２０２が
同時に導通状態となることは防止され、インバータ回路
に事故の発生することを防止する。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるハーフブリッジ形イン
バータ回路を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。また各種信号波形は、第４図に
示す通りとする。
バータ回路を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。また各種信号波形は、第４図に
示す通りとする。
第２図においては、ダイオード１７および１８が、制御
手段３００として設けられている。
手段３００として設けられている。
第２図において、入力端子１０に第４図に示す如き導通
信号ｄ、（第４図参照）を入力すると、トランジスタ１
１および４が導通信号ｄ１に同期して導通状態となり、
前述と同様に変成器１の１次捲線２に断続電流エア、が
流れる。
信号ｄ、（第４図参照）を入力すると、トランジスタ１
１および４が導通信号ｄ１に同期して導通状態となり、
前述と同様に変成器１の１次捲線２に断続電流エア、が
流れる。
なおトランジスタ１１が導通状態となると、トランジス
タ１４のベース・エミッタ間電圧は、ダイオード１８に
よりトランジスタ１１のコレクタ・エミッタ間電圧にク
ランプされる。かかる状態で、擾乱信号ｄＸが入力端子
１３から入力されても、トランジスタ１４は導通状態に
設定されることは阻止される。従ってトランジスタ４が
導通状態に設定された状態で、更にトランジスタ６が導
通状態となることは無い。
タ１４のベース・エミッタ間電圧は、ダイオード１８に
よりトランジスタ１１のコレクタ・エミッタ間電圧にク
ランプされる。かかる状態で、擾乱信号ｄＸが入力端子
１３から入力されても、トランジスタ１４は導通状態に
設定されることは阻止される。従ってトランジスタ４が
導通状態に設定された状態で、更にトランジスタ６が導
通状態となることは無い。
同様に、導通信号ｄ２が入力端子１３に入力され、トラ
ンジスタ１４が導通状態となった場合にも、前述と同様
にトランジスタ１１のベース・エミッタ間電圧が、ダイ
オード１７によりトランジスタ１４のコレクタ・エミッ
タ間電圧にクランプされ、擾乱信号ｄＸが入力端子１０
から入力されても、トランジスタ１１は導通状態に設定
されることは阻止され、トランジスタ６が導通状態に設
定された状態で、更にトランジスタ４が導通状態となる
ことは無い。
ンジスタ１４が導通状態となった場合にも、前述と同様
にトランジスタ１１のベース・エミッタ間電圧が、ダイ
オード１７によりトランジスタ１４のコレクタ・エミッ
タ間電圧にクランプされ、擾乱信号ｄＸが入力端子１０
から入力されても、トランジスタ１１は導通状態に設定
されることは阻止され、トランジスタ６が導通状態に設
定された状態で、更にトランジスタ４が導通状態となる
ことは無い。
以上の説明から明らかな如く、本実施例によれば、導通
信号ｄ、またはｄ２が入力され、トランジスタ４または
６が導通状態に設定されている状態で擾乱信号ｄＸが重
畳された場合にも、トランジスタ６または４が導通状態
となることは防止され、トランジスタ４および６の破損
等の事故が発生することが防止される。
信号ｄ、またはｄ２が入力され、トランジスタ４または
６が導通状態に設定されている状態で擾乱信号ｄＸが重
畳された場合にも、トランジスタ６または４が導通状態
となることは防止され、トランジスタ４および６の破損
等の事故が発生することが防止される。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ば本発明の対象となるインバータ回路はハーフブリッジ
形に限定されることは無く、フルブリッジ形の場合にも
本発明の効果は変わらない。
ば本発明の対象となるインバータ回路はハーフブリッジ
形に限定されることは無く、フルブリッジ形の場合にも
本発明の効果は変わらない。
以上、本発明によれば、前記インバータ回路において、
開閉素子が同時に導通状態となることが防止され、開閉
素子の破損し、直流電源に設けられているヒユーズの溶
断、或いはブレーカの遮断等の事故が防止され、当該イ
ンバータ回路の信頼性が向上する。
開閉素子が同時に導通状態となることが防止され、開閉
素子の破損し、直流電源に設けられているヒユーズの溶
断、或いはブレーカの遮断等の事故が防止され、当該イ
ンバータ回路の信頼性が向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるハーフブリッジ形インバータ回路を示す図、
第３図は従来あるハーフブリッジ形インバータ回路の一
例を示す図であり、第４図は第３図における各種信号波
形を例示する図である。
施例によるハーフブリッジ形インバータ回路を示す図、
第３図は従来あるハーフブリッジ形インバータ回路の一
例を示す図であり、第４図は第３図における各種信号波
形を例示する図である。
Claims (1)
- 【特許請求の範囲】 変成器（１００）の１次捲線（１０１）に極性の異なる
直流電圧（Ｖ＿ｄ＿１、Ｖ＿ｄ＿２）を、交互に導通状
態となる開閉素子（２０１、２０２）を介して印加し、
２次捲線（１０２）に交流電圧を出力するインバータ回
路において、 一方の前記開閉素子（２０１／２０２）を導通状態とす
る信号（ｄ＿１／ｄ＿２）が入力された場合に、他方の
前記開閉素子（２０２／２０１）を導通状態とする信号
（ｄ＿２／ｄ＿１）を無効とする制御手段（３００）を
設けることを特徴とするインバータの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176086A JPS6237072A (ja) | 1985-08-09 | 1985-08-09 | インバ−タの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176086A JPS6237072A (ja) | 1985-08-09 | 1985-08-09 | インバ−タの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237072A true JPS6237072A (ja) | 1987-02-18 |
Family
ID=16007470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176086A Pending JPS6237072A (ja) | 1985-08-09 | 1985-08-09 | インバ−タの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2358295A (en) * | 1997-04-30 | 2001-07-18 | Intel Corp | DC-to-DC converter |
| US6417653B1 (en) | 1997-04-30 | 2002-07-09 | Intel Corporation | DC-to-DC converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561282A (en) * | 1978-10-27 | 1980-05-08 | Nippon Soken Inc | Separate excitation type inverter circuit |
-
1985
- 1985-08-09 JP JP60176086A patent/JPS6237072A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561282A (en) * | 1978-10-27 | 1980-05-08 | Nippon Soken Inc | Separate excitation type inverter circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2358295A (en) * | 1997-04-30 | 2001-07-18 | Intel Corp | DC-to-DC converter |
| GB2358295B (en) * | 1997-04-30 | 2001-10-10 | Intel Corp | DC-to-DC converter |
| US6417653B1 (en) | 1997-04-30 | 2002-07-09 | Intel Corporation | DC-to-DC converter |
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