JPS6237427B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は、ミニ・コンピユータ・システム、
特にアクセスを競争するミニ・コンピユータ・サ
ブシステム間の衝突を解決するための優先権レゾ
ルバ機構、更にはキヤツシユ・メモリに関するも
のである。

先行技術の説明 蓄積装置に対する階層構成の概念は、実行中の
プログラムは所与の期間にわたりメモリの局部的
なエリアが極めてひん度の高い使用をされる態様
を示すという現象に基づいているものである。か
くして、CPUインタフエースにおける比較的小
形のバツフアを提供するメモリ構成および諸種の
レベルの増大する容量で速度のおそい蓄積装置
は、階層構成の最も速い要素と最もおそい要素と
の間の範囲にある所定の部位に位置する実効的な
アクセス・タイムをもたらすようにされている。

諸種のサブシステムとキヤツシユ・メモリとの
間には諸種の通信手段が存在する。このような通
信においては、衝突が生じることとなり、その衝
突を解決するためには優先権解決機構が必要であ
る。先行技術には諸種の優先権レゾルバがあり、
そのひとつの代表的な優先権レゾルバは、ここに
参照される“分散された優先権回路網を有するデ
ータ処理システム”なる、1977年６月14日に発効
された米国特許第4030075号に開示されたシステ
ムにおいて用いられている。

一般的には、優先権レゾルバは本来的に設定時
間、保持時間およびパルス巾の仕様における乱れ
があることから、予測される時間内に解決させる
ことに失敗する結果を生じることがあるというメ
タ安定な特性を有している。これらの特定された
最小の時間の乱れがあつたときは、ラツチ回路の
入力および出力電圧を正確にバランスさせるため
にＴ度充分なエネルギが入力信号内にあることと
なる。より少ないエネルギでは入力および出力電
圧のバランスは許容されず、ラツチがその元の状
態に戻ることが許容される。同様にして、より多
いエネルギではラツチが新らしい状態に達するよ
うにされる。したがつて、出力において非常に長
い不確定状態をもたらす極めて小さい時間ウイン
ドウが存在する。この状態からの回復は、利用さ
れうる内部的なアンバランスの充電電流およびノ
ード容量に依存している。これらのパラメータは
双方のプロセスに依存しており、したがつて、特
定の部分の回復時間はベンダおよびバツチの双方
に依存している。必要とされるものは、このタイ
ミングの不安定性を除去する改良された優先権レ
ゾルバである。

この発明の目的 この発明の目的は、特定のインタバル内で同一
の資源のために競争するコンピユータ・サブシス
テム間での衝突を解決する上で失敗することのな
い、改良された優先権レゾルバを提供することに
ある。

この発明の要約 この発明のこの目的および別異の目的は、この
発明の１実施例にしたがつて、非同期的に生じう
るパルス巾仕様の乱れを克服し、共通の装置に対
するアクセスのために争う競争的なプロセスの中
での要求についての明白な解決を与えることによ
つて達成される。

この発明には、共通の装置によるサービスのた
めの競争するプロセスを受入れ、蓄積するように
されている論理回路網が含まれている。蓄積され
ている各々の要求は、それに対して割当てられた
優先権レベルを有している。蓄積されている要求
は比較され、どのプロセス（リクエスタ）が要求
されているサービスを受入れるかについての決定
がなされる。いかなる要求の蓄積でも、当該要求
に関連されたフリツプ・フロツプをセツトするこ
とによつて表わされる。所与のフリツプ・フロツ
プが所定時間内に安定化することを確実なものに
するために、回路網は所定の時間内で安定化する
能力を有する予めテストされたフリツプ・フロツ
プと組合わせて操作されるようにされている。こ
の発明はこのような環境において比較的早く回復
することが知られている部分品を用いて構成され
るものである。

好適実施例の説明 第１図を参照すると、データ処理システムに含
まれているものは、中央処理ユニツト（CPU）
１０、および、科学用命令プロセツサ（SIP）１
１と商用命令プロセツサ（CIP）１２とが含まれ
ているオプシヨンのプロセツサである。CPU１
０、SIP１１およびCIP１２はローカル・バス１
３によつて通信される。オプシヨンのプロセツサ
は、特別な適用のためにCPU１０の範囲を伸長
させるべく使用されるものである。該プロセツサ
の各々は、更に、メモリ管理ユニツトおよびキヤ
ツシユ・メモリ・システムが含まれているローカ
ル・バス・アダプタ１４を以て、双方向通信リン
クによつて通信される。キヤツシユ・メモリ・シ
ステムは、CPU１０、SIP１１およびCIP１２に
よつて現在使用されているメイン・メモリの当該
部分のためのバツフア蓄積をするようにされる。
メモリ管理ユニツトは、仮想メモリ・アドレスを
物理的メモリ・アドレスに変換するようにされ
る。

該ローカル・バス・アダプタは、またメガバス
（MEGABUS）１６として参照される非同期通信
バスを以てインタフエースがなされるメガバスア
ダプタ１５との電気的な通信がなされる。
MEGABUS１６は、Ｉ／Ｏコントローラ１７お
よびメモリ・ユニツト１８から成るメイン・メモ
リを含んでいる複数個のシステム・デバイスを適
応させるための共通の通信バスである。

この発明は、該ローカル・バス・アダプタ１４
にあるものである。各図面を参照すると、同じ論
理デバイスは同じ参照数字の付されていることが
理解される。

第２図を参照すると、衝突レゾルバ論理ユニツ
ト１９は、CPU１０、SIP１１およびCIP１２と
電気的な通信がなされている。該衝突レゾルバ論
理ユニツトは、更に、メガバス・アダプタ１５お
よびセレクタ論理ユニツト２０と電気的な通信が
なされている。

該セレクタ論理ユニツト２０は、衝突レゾルバ
論理ユニツト１９からの選択コントロール信号
を、コントロール・ライン２７を介して受入れ
る。コントロール・ライン２７上の論理信号に応
じて、セレクタ論理ユニツト２０は、メガバス・
アダプタ１５、CPU１０、SIP１１およびCIP１
２から夫々に通じている４本のコントロール・バ
ス２１−２４の１本を選択する。バス２１−２４
の選択された１本の上の情報は、セレクタ論理ユ
ニツト２０によつて、メモリ管理ユニツト
（MMU）２５に向けられる。該MMU２５は、キ
ヤツシユ・メモリ・システム２６に対するアクセ
スの３個の形式のコントロールをする。アクセス
の該３個の形式とは、READ（読出し）、WRITE
（書込み）およびEXECUTE（実行）のことであ
る。アクセスのコントロールは、メイン・メモリ
内のセグメントの位置を特定するための関連され
たセグメント・デイスクリプタを有する各々のセ
グメントについて、セグメントを基にして行わせ
る。該セグメント・デイスクリプタは、典型的に
は、MMUのハードウエアに含まれており、メモ
リ内のデイスクリプタ・テーブルは、プログラム
の実行期間内には参照されないようにされてい
る。システムの初期化においては、該デイスクリ
プタは、仮想メモリ・アドレスを物理的メモリ・
アドレスに変換させるための実行のトランスペア
レント・モードを生じさせる値が与えられる。

キヤツシユ・メモリ・ユニツト２６の機能は、
プロセツサによつて現在使用されているメイン・
メモリの当該部分のためのバツフア蓄積をさせる
ことである。

操作において、衝突レゾルバ論理１９は、メガ
バス・アダプタ１５、CPU１０、SIP１１および
CIP１２の１個以上のものからのアクセス要求を
受入れる。ローカル・バス・アダプタ１４がビジ
イでない期間中に要求が受入れられたときは、要
求はそれらの到着順にしたがつて処理される。

ローカル・バス・アダプタ１４がビジイである
あとに要求が受入れられたときは、その要求は一
時的に拒否される。ローカル・バス・アダプタ１
４がビジイでない期間中に多重の要求が受入れら
れたときは、第１の要求は例えばCPU１０から
受入れられて、衝突レゾルバ論理ユニツト１９内
のフリツプ・フロツプには当該第１の要求が蓄積
される。このようなフリツプ・フロツプが安定に
なる期間に先立ち、優先権のより低い要求が受入
れられたあとで優先権のより高い要求が受入れら
れ、承諾されうる期間がある。指定されたデータ
処理レートが達成されるためには、いかなる衝突
でも特定される期間中に解決されるべきであるこ
とは、データ処理システムの操作において必須の
ことである。衝突レゾルバ論理ユニツト１９によ
つて、受入れフリツプ・フロツプを安定状態にさ
せるために必要とされるよりは短かい時間分離が
なされる要求パルスが受入れられたときは、該受
入れフリツプ・フロツプは単安定状態にされて、
該フリツプ・フロツプの出力は発振される。その
ため、衝突レゾルバ論理ユニツト１９によつて必
要とされる期間は、商業的に受入れられる期間を
こえて伸長されることとなる。優先権のある要求
を解決するためのシステムにおいて更に問題とさ
れることは、要求をしている側（リクエスタ）の
アクセス・タイムである。ここにその好適実施例
において開示されているようなこの発明にあつて
は、要求についての衝突は、これまでに知られて
いるよりは短かい期間内に解決されるものであ
り、また、CPU１０のようなリクエスタのアク
セス・タイムは、これまでに知られているよりは
著しく減少されるものである。

第２図に例示されているシステムの操作におい
て、メガバス・アダプタ１５が第１図のＩ／Ｏコ
ントローラのいずれかがメモリ・ユニツト１８の
メモリ位置に書込みをしたというメモリ書込み操
作を検知したあとで、該メガバス・アダプタ１５
は、例えば、論理ユニツト１９に対するキヤツシ
ユ・メモリ・アクセス要求を発する。

第３図を参照すると、Ｄ−タイプ・フリツプ・
フロツプ３０は、第２図のCPU１０からのアク
セス要求を、コントロール・ライン３１を介して
受入れる。該フリツプ・フロツプのＱ出力は
NANDゲート３２の１個の入力に接続されてい
る。該フリツプ・フロツプの出力は、NANDゲ
ート３３の１個の入力、NANDゲート３４の１個
の入力、NANDゲート３５の１個の入力および
NORゲート３６の１個の入力に接続されてい
る。フリツプ・フロツプ３０のクリア入力は、Ｄ
−タイプ・フリツプ・フロツプ３７のクリア入
力、Ｄ−タイプ・フリツプ・フロツプ３８のクリ
ア入力、Ｄ−タイプ・フリツプ・フロツプ３９の
クリア入力およびNANDゲート４０の出力に接続
されている。

フリツプ・フロツプ３７のＱ出力はNANDゲー
ト４１の１個の入力に接続され、また更に、イン
バータ４２を通して、アドレス・セレクタ論理ユ
ニツト４３の１個の入力およびコントロール・ラ
イン・セレクタ論理ユニツト４４の１個の入力に
接続されている。フリツプ・フロツプ３７の出
力は、各々のゲート３２，３４，３５および３６
の第２の入力とNANDゲート４５の１個の入力と
に接続されている。フリツプ・フロツプ３７のＳ
入力はゲート３３の出力に接続されており、該ゲ
ート３３の第２の入力はコントロール・ライン４
６を介して第２図のSIP１１の出力に接続されて
いる。

フリツプ・フロツプ３８のＱ出力は、NANDゲ
ート４７の１個の入力、ゲート４５の第２の入
力、インバータ４８を通じてアドレス・セレクタ
論理ユニツト４３の第２の入力およびコントロー
ル・ライン・セレクタ論理ユニツト４４の第２の
入力に接続されている。フリツプ・フロツプ３８
の出力は、ゲート４１の第２の入力、ゲート３
２の第３の入力、NANDゲート４９の１個の入力
およびゲート３５の第３の入力に接続されてい
る。フリツプ・フロツプ３８のＳ入力はゲート３
４の出力に接続されており、ゲート３４の第３の
入力は第２図のCIP１２の出力に通じるコントロ
ール・ライン５０に接続されている。

フリツプ・フロツプ３９のＱ出力は、NORゲ
ート５１の１個の入力、ゲート４５の第３の入力
およびゲート４９の第２の入力に接続されてい
る。フリツプ・フロツプ３９の出力は、ゲート
４７の第２の入力、ゲート４１の第３の入力、ゲ
ート３２の第４の入力、NORゲート５２の１個
の入力およびゲート３６の第４の入力に接続され
ている。フリツプ・フロツプ３９のＳ入力はゲー
ト３５の出力に接続されており、ゲート３５の第
４の入力はコントロール・ライン５３を通じて第
２図のメガバス・アダプタ１５の出力に接続され
ている。

ゲート３６の出力はNANDゲート５４の１個の
入力に加えられており、ゲート３６の第２の入力
はＤ−タイプ・フリツプ・フロツプ５５の出力
に接続されている。ゲート５４の出力は、デイレ
イ・ライン５６およびインバータ５７を通じて、
フリツプ・フロツプ５５のクロツク入力に加えら
れている。

デイレイ・ライン５６では、セレクタ・スイツ
チ・ユニツト５８の設定に依存して、複数個のお
くれの中の１個をゲート５４から受入れられた論
理信号に対して加えるようにされる。スイツチ・
ユニツト５８では、選択されたおくれを、インバ
ータ５９を介してNANDゲート６０の２個の入力
に供給するようにされる。ゲート６０の出力は、
デイレイ・ライン６１を通じてタイミング・ゼネ
レータ６２の１組の入力に加えられる。タイミン
グ・ゼネレータ６２の第２の組の入力はコントロ
ール・ライン・セレクタ論理ユニツト４４の出力
に接続されている。

タイミング・ゼネレータ６２の出力は、インバ
ータ６３を通じて、ゲート４７の第３の入力、ゲ
ート４１の第４の入力、ゲート３２の第５の入力
およびフリツプ・フロツプ５５のクリア入力に加
えられている。インバータ６３の出力は、また、
デイレイ・ライン６４を通じてゲート４０の１個
の入力に加えられている。タイミング・ゼネレー
タ６２の出力は、更に、インバータ６５を通じて
ゲート４０の第２の入力に加えられている。

第３図の上方中央部分を参照すると、ゲート４
７の出力は第２図のCIP１２の入力に通ずるコン
トロール・ライン６６に加えられ、ゲート４１の
出力は第２図のSIP１１の入力に通ずるコントロ
ール・ライン６７に加えられ、そして、ゲート３
２の出力は第２図のCPU１０の入力に通ずるコ
ントロール・ライン６８に加えられている。

ゲート５１の第２の入力は第２図のメガバス・
アダプタ１５の出力から通ずるコントロール・ラ
イン６９に接続され、また更に、ゲート４５の第
４の入力に接続され、そして、インバータ７０を
介してゲート５２の第２の入力、アドレス・セレ
クタ論理ユニツト４３の第３の入力およびコント
ロール・ライン・セレクタ論理ユニツト４４の第
３の入力に接続されている。ゲート５１の出力
は、アドレス・セレクタ論理ユニツト４３の第４
の入力およびコントロール・ライン・セレクタ論
理ユニツト４４の第４の入力に接続されている。
ゲート４５の出力は、アドレス・セレクタ論理ユ
ニツト４３の第５の入力およびコントロール・ラ
イン・セレクタ論理ユニツト４４の第５の入力に
接続されている。ゲート４９の出力は、アドレ
ス・セレクタ論理ユニツト４３の第６の入力およ
びコントロール・ライン・セレクタ論理ユニツト
４４の第６の入力に接続されている。ゲート５２
の出力は、アドレス・セレクタ論理ユニツト４３
の第７の入力およびコントロール・ライン・セレ
クタ論理ユニツト４４の第７の入力に接続されて
いる。

アドレス・セレクタ論理ユニツト４３の第８の
入力は第２図のアドレス・ライン２２に接続され
ている。アドレス・セレクタ論理ユニツト４３の
第９の入力は第２図のアドレス・ライン２３に接
続されている。アドレス・セレクタ論理ユニツト
４３の第10の入力は第２図のアドレス・ライン２
４に接続されている。アドレス・セレクタ論理ユ
ニツト４３の第11の入力は第２図のアドレス・ラ
イン２１に接続されている。

コントロール・ライン・セレクタ論理ユニツト
４４の第８の入力は第２図のコントロール・ライ
ン２２に接続されている。コントロール・ライ
ン・セレクタ論理ユニツト４４の第９の入力は第
２図のコントロール・ライン２３に接続されてい
る。コントロール・ライン・セレクタ論理ユニツ
ト４４の第10の入力は第２図のコントロール・ラ
イン２４に接続されている。コントロール・ライ
ン・セレクタ論理ユニツト４４の第11の入力は第
２図のコントロール・ライン２１に接続されてい
る。

アドレス・セレクタ論理ユニツト４３の出力
は、第２図のMMU２５に対して伝送される選択
されたアドレスである。

操作において、第２図のCPU１０からの要求
は、コントロール・ライン３１を介してフリツ
プ・フロツプ３０のＳ入力に供給される。要求
は、また、第２図において、SIP１１からコント
ロール・ライン４６上で、CIP１２からコントロ
ール・ライン５０上で、そしてメガバス・アダプ
タ１５からコントロール・ライン５３上で受入れ
られる。前述されたように、CPUの要求は最低
の優先権をもつて扱われ、SIPの要求は次に高い
優先権に適合され、また、CIPの要求は更に高い
優先権に適合されるものである。最高の優先権
は、コントロール・ライン５３上でメガバス・ア
ダプタ１５から受入れられる要求に対して割当て
られる。

ライン３１，４６，５０および５３上のコント
ロール信号がフリツプ・フロツプ３０，３７，３
８および３９の対応するものの適正な操作のため
に必要な、最少限の先行端の分離より小さいもの
であるとされたときは、第３図のシステムはメタ
安定状態と呼ばれる状態に入ることになる。特
に、フリツプ・フロツプのＱ出力は、このような
状態の下では、論理０または論理１の状態のいず
れかで安定になるよりは、発振を生じることとな
る。このような発振は、フリツプ・フロツプに対
する入力信号によつて供給されるエネルギが該フ
リツプ・フロツプの出力を新らしい論理状態にさ
せる程には大きくないけれども、該フリツプ・フ
ロツプの出力をその元の論理状態にさせるのには
大きすぎるときに生じるものである。このような
入力論理信号が受入れられて長い中間的な状態が
フリツプ・フロツプの出力に現われるようにされ
る、狭少な時間ウインドウの存在することが見出
された。更に、メタ安定な状態に対するフリツ
プ・フロツプの感度は内部的に不平衡な充電電流
およびノード容量の如きプロセスに依存するパラ
メータに依存するものであることが見出された。
各々のフリツプ・フロツプをテストすることによ
り、メタ安定な状態に対して敏感なフリツプ・フ
ロツプは排除される。これにより、受容される期
間内にシステムのメタ安定な状態から回復させる
蓋然性は著しく改善される。

上述されたように選択され、第３図において例
示された論理回路に加えられているフリツプ・フ
ロツプ３０，３７，３８および３９によつて、ロ
ーカル・バス１３に対する多重アクセスの間の衝
突を解決するために必要とされる時間は著しく改
良され、これにより、アクセスのおくれを著しく
減少されるものである。

第３図の説明および操作について続行すると、
第２図のCPU１０からの要求がコントロール・
ライン３１上の負に向うパルスの形式で受入れら
れたときは、該パルスはフリツプ・フロツプ３０
のセツト入力に加えられる。その結果としてフリ
ツプ・フロツプ３０の出力において、対応する
論理１の状態が生起され、これによつてゲート３
３−３５は不可能化されて、SIP１１、CIP１２
またはメガバス・アダプタ１５からのいかなる後
続の要求に対しても対処することは防止される。
フリツプ・フロツプ３０のＱ出力は、更に、ゲー
ト３２を通してコントロール・ライン６８に加え
られて、要求が受入れられていることをCPU１
０に対して示すようにされる。

CPU１０からの要求が受入れられたことをフ
リツプ・フロツプ３０のＱ出力によつて示された
あとで、SIP１１からの要求がコントロール・ラ
イン４６上で受入れられたときは、フリツプ・フ
ロツプ３０の出力でゲート３３が不可能化され
ていることから、SIPからの該要求は無視される
こととなる。同様にして、フリツプ・フロツプ３
０の出力でゲート３４および３５も不可能化さ
れていることから、CIP１２またはメガバス・ア
ダプタ１５からの後続の要求が受入れられること
はない。しかしながら、衝突レゾルバ論理ユニツ
ト１９の反応期間内に、より高い優先権をもつリ
クエスタからの要求が受入れられたときは、より
低い優先権をもつ初めのリクエスタのフリツプ・
フロツプと、より高い優先権をもつリクエスタの
フリツプ・フロツプとの双方が付勢されうること
となる。ゲート３３−３５の各々によつて現わさ
れた伝播時間とフリツプ・フロツプ３０，３７−
３９の関連されたものによつて現わされた伝播時
間との和でウインドウが規定され、その中では、
より高い優先権をもつ要求は初めに生起している
低い優先権をもつ要求に代る。より高い優先権を
もつ要求が、このような伝播ウインドウによつて
規定された期間のあとで受入れられたときは、よ
り低い優先権をもつ要求が優先する。

フリツプ・フロツプ３０，３７−３９の出力は
ゲート３２，４１および４７で感知されて、
CPU１０、SIP１１、CIP１２およびメガバス・
アダプタ１５から検知された要求の中の最高の優
先権をもつものが選択される。CPUからの要求
のみが検知されたときには、ゲート３２の出力が
論理１のレベルに変移して、その要求が受入れら
れていることをCPUに示すようにされる。この
ときのゲート４１および４７の出力は論理０のレ
ベルにある。CPUからの要求とSIPからの要求と
の双方が検知されたときは、ゲート４１の出力は
論理１のレベルに変移して、その要求が受入れら
れていることをSIP１１に示すようにされる。こ
のときのゲート３２および４７の出力は論理０の
レベルにあることとなる。CIPからの要求が、
CPUからの要求およびSIPからの要求のいずれか
または双方と組合わされて検知されたときは、前
述された優先権にしたがつて、ゲート４７の出力
は論理１のレベルに変移し、一方、ゲート３２お
よび４１の出力は論理０のレベルにあることとな
る。メガバス・アダプタからの要求が別異の要求
のいずれかまたは全てと組合わされて検知された
ときは、フリツプ・フロツプ３９のＱ出力は論理
１のレベルにあつてメガバス・アダプタからの要
求が受入れられていることを示すようにされ、一
方、ゲート３２，４１および４７の出力は論理０
のレベルにあるようにされる。

フリツプ・フロツプ３０，３７−３８およびコ
ントロール・ライン６９の出力もまたアドレス・
セレクタ論理ユニツト４３をコントロールするイ
ンバータ４２，４８および７０とゲート５１，４
５，４９および５２とによつて感知され、前述さ
れた優先権の体系にしたがつて第２図のバス２１
−２４の１本が選択される。特に、インバータ４
２と４８との出力およびORゲート５１の出力は
アドレス・セレクタ論理ユニツト４３によつて感
知される。CPU１０がローカル・バス・サイク
ルを獲得したことを示す全論理０のパターンが検
知されたときは、アドレス・セレクタ論理ユニツ
ト４３で、第２図のMMU２５への変移のための
CPUアドレス２２が選択される。同様な態様
で、ゲート４５の出力でアドレス・セレクタ論理
ユニツト４３に対して論理１が供給されるときに
は、SIP１１がローカル・バス・サイクルを獲得
する。また、ゲート４９の出力でアドレス・セレ
クタ論理ユニツト４３に対して論理１が供給され
るときには、CIP１２がローカル・バス・サイク
ルを獲得する。

ゲート３６では、フリツプ・フロツプ３０，３
７−３９の出力を感知して、ローカル・バス・サ
イクルのための要求を検知する。要求が検知され
たとき、ゲート３６はゲート５４を可能化させ
て、第２図のキヤツシユ・メモリ・システム２６
のタイミングをコントロールするフリツプ・フロ
ツプ５５のＱ出力においてパルスを発生させるた
め、および、更に別の要求の衝突を解決するため
の第３図の論理システムをクリアするようにゲー
ト４０の出力においてクリア・パルスを発生させ
るためにタイミング・チエインを初期化させる。

インバータ４２，４８および７０と、ゲート４
５，４９，５１および５２との出力もまたコント
ロール・ライン・セレクタ４４によつて感知され
て、デイレイ・ライン６１の複数個のおくれのタ
ツプの中の１個をセレクタ６２で選択するように
される。

ゲート３６と５４、デイレイ・ライン５６、イ
ンバータ５７およびフリツプ・フロツプ５５から
成るタイミング・チエインは、フリツプ・フロツ
プ５５のＱ出力においてキヤツシユ・タイミン
グ・パルスを発生させる。該パルスは、デイレ
イ・ライン５６によつて、第３図の論理システム
における一時的な状態が消滅することを確実なも
のにする期間だけおくらせる。

ゲート５４、デイレイ・ライン５６、セレク
タ・スイツチ５８、インバータ５９、ゲート６
０、デイレイ・ライン６１、セレクタ６２、アン
プ６３、インバータ６５、デイレイ・ライン６４
およびゲート４０からなるタイミング・チエイン
は、キヤツシユ・サイクル終了パルスを発生させ
る。該パルスはセレクタ６２の出力において発生
され、アンプ６３、インバータ６５、デイレイ・
ライン６４およびゲート４０から成る回路によつ
て整形される。

この発明は特定のものとして開示され、その好
適な実施例に即して説明されたが、形式および細
部における前述のおよび別異の変更はこの発明の
精神および範囲から外れることなく発明の範囲で
なされうることは当業者には理解されうるところ
である。

この発明について説明してきたが、新規のもの
として請求されるのは特許請求の範囲に記載され
ているとおりのものである。

【図面の簡単な説明】

第１図は、この発明が含まれるデータ処理シス
テムの一般的なブロツク図である。第２図は、こ
の発明の、より詳細な機能ブロツク図である。第
３図は、この発明の、詳細なブロツク図である。 １０……中央処理ユニツト（CPU）、１１……
科学用命令プロセツサ（SIP）、１２……商用命
令プロセツサ（CIP）、１３……バス、１４……
ローカル・バス・アダプタ、１５……メガバス・
アダプタ、１６……メガバス（MEGABUS）、１
７……Ｉ／Ｏコントローラ、１８……メモリ・ユ
ニツト、１９……衝突レゾルバ論理ユニツト、２
０……セレクタ論理ユニツト、２１〜２４……コ
ントロール・バス、２５……MMU、２６……キ
ヤツシユ・メモリ・システム。

Claims (1)

1. 【特許請求の範囲】 １ コンピユータ・システムとともに用いる優先
   権レゾルバであつて、そのコンピユータ・システ
   ムにおいては、複数個のデバイスが共有されたユ
   ニツトに対するアクセスのために相互に競争する
   ものであり、各デバイスは前記アクセスを得るた
   めに個々に相対的優先値を与えられ、また各デバ
   イスはアクセスを要求するとき要求信号を発生
   し、各デバイスに対し、特定の状態になることに
   よつて対応する要求信号を受け取つたことを記録
   するフリツプ・フロツプが割り当てられている、
   前記コンピユータ・システムとともに用いる優先
   権レゾルバにおいて、 (A) (1)最も低い優先順位のデバイスに対応する要
   求信号以外の全ての前記要求信号と、(2)最も高
   い優先順位のデバイスに対応するフリツプ・フ
   ロツプ以外の全ての前記フリツプ・フロツプか
   らの出力信号とを受けとり、かつ前記受け取つ
   た信号に応答して、最も低い優先順位のフリツ
   プ・フロツプ以外の全ての前記フリツプ・フロ
   ツプを前記特定の状態にセツトするために制御
   信号を供給し、その各制御信号はより低い優先
   順位のフリツプ・フロツプ出力信号が受け取ら
   れていないならば対応する要求信号を受け取つ
   たとき供給されるものである第１の論理回路；
   および (B) 全ての前記フリツプ・フロツプから出力信号
   を受け取つて、対応するフリツプ・フロツプが
   前記特定の状態にある全てのデバイスのうちの
   最も優先順位の高いデバイスを指示する優先順
   位指定信号、この優先順位指定信号はその指示
   されたデバイスが前記共有されたユニツトへア
   クセスできるようにするものである、を供給す
   る第２の論理回路 を備えたことを特徴とする優先権レゾルバ。 ２ 最も低い優先順位の要求信号によつて前記特
   定の状態にセツトされるよう、前記最も低い優先
   順位のフリツプ・フロツプが直接に結合されてい
   ることを特徴とする特許請求の範囲第１項記載の
   優先権レゾルバ。