JPH0690701B2 - 仲裁回路 - Google Patents

仲裁回路

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JPH0690701B2
JPH0690701B2 JP60285943A JP28594385A JPH0690701B2 JP H0690701 B2 JPH0690701 B2 JP H0690701B2 JP 60285943 A JP60285943 A JP 60285943A JP 28594385 A JP28594385 A JP 28594385A JP H0690701 B2 JPH0690701 B2 JP H0690701B2
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Description

【発明の詳細な説明】 〔利用分野〕 本発明は、デジタル論理回路に関するものであり、とく
に仲裁回路に関するものである。
〔発明の背景〕
デジタル論理回路は、デジタル・コンピュータおよびデ
ジタル装置において種々の用途に用いられている。２種
類の論理状態のうちの１つを定めることができるデジタ
ル論理回路は、ある事象の発生／非発生またはリソース
のビジー／レデイ状態のようなシステムのレベル状態を
示すために使用できる。
非同期システムにおいては、各種のサブシステムは時に
は相互作用せねばならない。たとえば、バスに対するア
クセスすなわちメモリ・アクセスの要求やどのサブシス
テム要求を最初に行わせるかについての判定すなわちど
のサブシステム要求に対して優先順位を与えるかの判定
を行わなければならない。システムの動作を正しく行わ
せるためには、正しい決定を絶えず確実に行わなければ
ならない。決定を誤ると２つの周辺装置にメモリを同時
にアクセスすることを許したり、装置バスへ同時にアク
セスすることを許す結果となることがある。
したがって、上記のような問題、すなわち主として、装
置バスに対する同時的アクセスが２つのサブシステムに
許されたり、メモリ・サブシステムに対する同時的アク
セスが２つのサブシステムに許されたりするという結果
をもたらすことになる誤った決定を避けるために仲裁論
理回路が用いられる。
〔発明の概要〕
したがって、メモリ・バスをアクセスするために同時か
ほぼ同時の要求相互間の非常に短い時間内に仲裁をす
る、簡単で信頼度の高い仲裁回路を得ることが非常に望
ましい。本発明は、希望の動作速度、希望の信頼度およ
び希望の簡単さを共通のデジタル回路を利用して達成す
る仲裁回路を提供するものである。
したがって、バスへのアクセスの許可を要求する要求信
号をそれぞれ発生する複数の装置（すなわち複数の要求
者）からほぼ同時に要求信号が出された場合に、複数の
要求信号のうちの何れの１つに対して確認応答し、アク
セスを許すかどうかを決定する仲裁回路が本発明により
提供される。
本発明の仲裁回路では、複数の要求者に、共通バスへの
アクセスの許可をすることについて順次の優先順位がつ
けられており、次の手段が備えられる。すなわち、 ａ） 複数の論理手段を備え、これらの論理手段は、要
求者にそれぞれ対応させられ（従って要求信号にそれぞ
れ対応しており）、それぞれが、 ｉ）対応した要求者の要求信号と、 ii）対応しない要求者に関する第１の表示信号（これ
は、対応しない要求者に対して共通バスへのアクセスの
許可が与えられていることを表示し、その存在により対
応した要求者の要求信号のアクセプトを阻止する）と、 iii）対応した要求者が共通バスへのアクセスの許可を
与えられてその共通バスとの交信動作の完了へ向けて作
動中であることを表示する第２の表示信号（その存在に
より対応した要求者の要求信号のアクセプトを阻止す
る）と を受信可能であり、受信可能な第１および第２の表示信
号の双方がともに存在しないときのみ、対応した要求者
の要求信号をアクセプトして論理手段それぞれの出力と
して送り出すものであり； ｂ） 論理手段の全てに対してそれらから送られてくる
要求信号を受けるよう接続され、要求信号の何れかを受
けたときに出力信号を発生する第１のゲート手段を備
え； ｃ） 第１のゲート手段の出力信号を受けて遅延させた
遅延出力信号を与える遅延手段を備え； ｄ） 複数の第１の保持手段を備え、これらの第１の保
持手段は、論理手段にそれぞれ対応させられ従って要求
者にそれぞれ対応し、もって対応した要求者と同じ優先
順位を与えられており、 これらの第１の保持手段のそれぞれが、対応した論理手
段からその出力として送られてくる要求信号を受け且つ
第１のゲート手段により発生された出力信号を受けるよ
う結合され、そして、この出力信号が発生されると対応
した論理手段の出力を保持して、この保持している出力
の状態に対応して可能化信号または不能化信号を発生す
るものであり； ｅ） 複数の第２のゲート手段を備え、これらの第２の
ゲート手段は、第１の保持手段にそれぞれ対応させられ
従って要求者にそれぞれ対応し、もって対応した要求者
と同じ優先順位を与えられており、 これらの第２のゲート手段のうちの１つで最高の優先順
位のものは、対応した第１の保持手段からの可能化信号
および遅延出力信号の双方が存在すると、対応した要求
者が共通バスへのアクセスを許可されたことを示す第１
の選択制御信号を発生するものであり、 そして、第２のゲート手段のうちの１つで最高の優先順
位ではないものは、その優先順位と同じ優先順位を有す
る第１の保持手段からの可能化信号および第１の保持手
段のうちより高い優先順位を有するものからの不能化信
号ならびに遅延出力信号の全てが存在すると、対応した
要求者が共通バスへのアクセスを許可されたことを示す
第２の選択制御信号を発生するものであり； ｆ） 複数の第２の保持手段を備え、これらの第２の保
持手段は、第２のゲート手段にそれぞれに対応させら
れ、従って要求者にそれぞれ対応しており、 これらの第２の保持手段のそれぞれが、対応した選択制
御信号を受けるよう対応した第２のゲート手段に結合さ
れ且つ、前記遅延出力信号の発生から所定時間の後に生
じる第１の制御信号を受けるよう結合され、そして、受
けた選択制御信号を、対応しない論理手段に与える第１
の表示信号として、第１の制御信号を受けるまで保持す
るものであり； ｇ） 複数の第３の保持手段を備え、これらの第３の保
持手段は、前記第２のゲート手段にそれぞれ対応させら
れ、従って要求者にそれぞれ対応しており、 これらの第３の保持手段のそれぞれが、対応した選択制
御信号を受けるよう対応した第２のゲート手段に結合さ
れ且つ、対応した要求信号により要請された動作の完了
に続いて発生される、第２の制御信号を受けるよう結合
され、そして、受けた選択制御信号を、対応した論理手
段に与える前記第２の表示信号として、前記第２の制御
信号を受けるまで保持するものである。
したがって、本発明の目的は、同じ期間中には１つ以上
の要求側がリソースをアクセスすることを許さないよう
にすることにより、信頼度の高い仲裁回路を得ることで
ある。
〔実施例〕
以下、図面を参照して本発明を詳しく説明する。
まず、本発明の仲裁回路を利用する装置がブロック図で
示されている第１図を参照する。第１図のバス装置はIO
バス11とCPUバス12の２つのバス装置を示す。IOバス11
に結合されている複数の装置（図示せず）がメモリ・バ
ス（図示せず）を介してメモリとインターフェイスする
ことを希望する。同様に、CPUバス12に結合されている
複数の装置（図示せず）が、関連するメモリ・バス制御
器（図示せず）を有するメモリ・バス（図示せず）を介
してメモリとインターフェイスすることを希望する。IO
バス11とCPUバス12は、それらに結合されている装置の
うちのどれが、それぞれのバスにアクセスするかを決定
するバス制御器を含む。バスおよびバス制御器の動作の
詳細は本発明の理解にとっては不要であるから、ここで
はそれについての説明は省略する。
IOバス11は、IOアドレス線18と、IOデータ線19と、I/O
読出し／書込み線20とを介してマルチプレクサ（MUX）1
5へ接続される。CPUバス12は、CPUアドレス線21と、CPU
データ線22と、CPU読出し／書込み線23とを介してMUX15
へ接続される。IOバス11に結合されている装置がメモリ
（図示せず）と交信することを希望すると、要求がRQIO
線31を介して仲裁回路30に対して行われる。CPUバス12
に結合されている装置がメモリ（図示せず）と交信する
ことを希望すると、要求がRQPU線32を介して仲裁回路30
に対して行われる。
仲裁回路30は、IOバスまたはCPUバス12に対応するフェ
ーズ１信号（PHASE1），フェーズ２信号（PHASE2IO,PHA
SE2CPU），フェーズ３信号（PHASE3IO,PHASE3CPU）を発
生することにより、メモリをアクセスすることを許す。
フェーズ１信号は、メモリ・バス制御器（図示せず）へ
結合されて、メモリ・サイクル要求が開始されたことを
示し、メモリがメモリ・サイクルの開始に備える。フェ
ーズ２信号（PHASE2IO,PHASE2CPU）がMUX15へ結合され
て選択機能（Ｓ）を実行することにより、アドレスとデ
ータをIOバス11またはCPUバス12から選択し、選択され
たアドレスとデータはアドレス線35とデータ線36を介し
てメモリ・バス制御器（図示せず）へ送られ（メモリ読
出し動作ではデータは戻され）、選択された読出し／書
込み動作信号が読出し／書込み線37を介してメモリ・バ
ス制御器へ送られる。フェーズ３信号はそれぞれのバス
へ送り返され、PHASE3IO信号は、PHASE3IO線38を介して
IOバス11へ送られ、PHASE3CPU信号がPHASE3CPU線39を介
してCPUバス12へ送られる。複数の要求が同時かほぼ同
時に仲裁回路30に対して行われると、仲裁回路30は要求
のタイミングを決定し、ただ１つのバスがメモリに対し
てアクセスすることを許す。IOバス11により開始された
バス・サイクルが終わると、メモリ・バス制御器がサイ
クル終了Ａ（CCA）信号を仲裁回路30へ送り返す。同様
に、CPUバス12により開始されたバス・サイクルが終了
すると、メモリ・バス制御器がサイクル終了Ｂ（CCB）
信号を仲裁回路30へ送り返す。
次に、メモリ・バス乃至メモリと相互作用するバス・サ
イクルのタイミング図が示されている第２図を参照す
る。バス・サイクルは要求／仲裁、メモリ・サイクル、
後処理の３つの部分に分けられる。バス・サイクルの第
１の部分は要求／仲裁である。あるバスがメモリとの交
信を要求すると、仲裁回路30が要求に応答して、交信を
続けることを許す。２つ（またはそれ以上）の要求がな
されると、仲裁回路は競合を調停する。要求が同時かほ
ぼ同時に行われた場合には、優先順位を基にして決定が
行われる。他の場合には、どのバスが要求を最初に行っ
たかを判定し、最初に要求を行ったバスにメモリと交信
することを許す。（以下の説明は、２つのバスから行わ
れる要求を中心にして行うが、本発明の要旨を逸脱する
ことなしに３つまたはそれ以上のバスの間で仲裁を行え
ることが理解されるであろう。） バス・サイクルの第２の部分はメモリ・サイクルであ
る。これはメモリが実際の読出しまたは書込みを行う期
間である。バス・サイクルの第３の部分は後処理であ
る。これには、メモリ・サイクルの後でバス・インター
フェイス装置により行われる動作であって、検出、誤り
訂正の機能（奇偶検査等）が含まれる。本発明のメモリ
・サイクルの典型的な値は250ナノ秒であり、本発明の
バス・サイクルの典型的な値は500ナノ秒である。
次に、仲裁回路30のタイミング図が示されている第３図
を参照する。IOバス11により要求が行われると要求信号
RQIOが出される。例としてであるが、その要求信号が出
されてからまもなく、ある要求がCPUバス12から行われ
たとすると要求信号RQCPUが出される。そうすると仲裁
が行われ（ARB）、IOバス11の要求が認められる。フェ
ーズ１信号がIOバス11に出され、フェーズ２信号PHASE2
IOとフェーズ３信号PHASE3IOがそれぞれ出される。フェ
ーズ１の間は書込みデータが適切な要求側から取込まれ
る。ここで説明している実施例においては、書込み要求
オペレーションに対して誤り検出および訂正（EDAC）検
査ビットの発生が行われ、アドレス、読出し／書込み等
の内部検査が実行される。フェーズ２（PHASE2IO）の間
は、アドレス転送や読出し／書込みのためのセットアッ
プがバスを介して行われる。フェーズ３信号はバス・サ
イクルが進行中であることを示す。フェーズ３信号はバ
スへ送り返されるから、バスは要求が確認応答されたこ
とを知り、要求信号RQIOを下げる。メモリ・サイクルは
フェーズ１が終わった時に始まる。メモリ・サイクルの
終わりはEDAC時間の始まりに一致する。EDAC時間では、
読出したデータを適切な要求側へ送り、読出し動作につ
いてはEDAC検査ビット比較が行われる。フェーズ２が終
わると、仲裁機能（ARB）が再び行われ、CPUバス12から
行われている要求が確認応答される。CPUバス12のた
め、フェーズ１信号PHASE1と、フェーズ２信号PHASE2CP
Uおよびフェーズ３信号PHASE3CPUがそれぞれ出される。
フェーズ３信号PHASE3IO信号が終わると、その低下によ
り、オペレーションが終わったこと（第３図にバス・サ
イクル終了として示されている）をIOバス11に示す。
サイクルＢはサイクルＡのフェーズ２が終わるまで始ま
ることができない。サイクルＡのEDAC時間はサイクルＢ
のフェーズ１が終わるまで始まることができない。サイ
クルＡはサイクルＢのフェーズ２が終わるまで始まるこ
とができない。サイクルＢのEDAC時間はサイクルＡのフ
ェーズ１が終わるまで始まることができない。このこと
から、フェーズ１とEDAC時間は、常に相互に排他的であ
る（重なり合うことがない）ことがわかる。サイクルＡ
のフェーズ２とサイクルＢのフェーズ２は、常に相互に
排他的である（重なり合うことがない）ことがわかる。
サイクルＡのフェーズ３とサイクルＢのフェーズ３は、
重なり合うことができる。サイクルＢ（フェーズ1,フェ
ーズ2,フェーズ３）の仲裁期間は、サイクルＡのフェー
ズ２が終わった時だけ始まることができる。サイクルＡ
（フェーズ1,フェーズ2,フェーズ３）の仲裁期間は、サ
イクルＢのフェーズ２が終わった時だけ始まることがで
きる。
次に、仲裁回路30の論理図が示されている第４図を参照
する。第１の比較器（COMP1）301と第２の比較器（COMP
2）302が、要求信号をアクセプトして転送すべきかどう
かを決定するために利用される。比較器301は、RQIO信
号が存在するときに、PHASE3IO信号およびPHASE2CPUの
双方が存在しなければ、出力を生じる（すなわち、RQIO
信号の通過を許す）論理手段として機能する。同様に、
比較器302は、PHASE3CPU信号およびPHASE2IOの双方が存
在しない時のみ、RQCPU信号を通過させる論理手段とし
て機能する。たとえば、一方のバスのための比較器は、
他のバスのためのフェーズ２信号が高レベルであると、
要求信号を通さない。第３図を参照して、時刻TAにおい
てはPHASE2IOが高レベルであるから、比較器302は要求
信号RQCPUを通さない。時刻TBにおいては、PHASE2IOが
低レベルであり、PHASE3CPUも低レベルであるので、比
較器302は要求信号RQCPUをアクセプトして転送（すなわ
ち出力）する。時刻TAにおいて、要求信号RQIOが存在し
たとしても、その時点ではバス・サイクルが終了してい
ないのでPHASE3IOが高レベルであるから、比較器301は
その要求信号RQIOを通さない。
再び第４図を参照して、比較器301の出力はオアゲート3
03とＤ形フリップフロップ305へ結合される。比較器302
の出力は、オアゲート303へ接続され、そしてＤ形フリ
ップフロップ306へ結合される。オアゲート303の出力端
は第１のＡ遅延器308へ結合され、このＡ遅延器308の出
力端子はＢ遅延器309へ結合されるとともに、Ｄ形フリ
ップフロップ305,306のクロック入力端子へ結合され
る。５個のＪ−Ｋ形フリップフロップ、すなわち、PHAS
E1フリップフロップ321と、PHASE2IOフリップフロップ3
22と、PHASE3IOフリップフロップ323と、PHASE2CPUフリ
ップフロップ324と、PHASE3CPUフリップフロップ325と
が設けられる。Ｂ遅延器309の出力端子が送信ゲート
（この明細書ではドライバと呼ぶこともある）310へ結
合される。この送信ゲート310はPHASE1フリップフロッ
プ321のセット入力端子へ結合される。Ｂ遅延器309の出
力端はナンドゲート311,312の入力端子へも結合され
る。Ｄ形フリップフロップ305のＱ出力端子がナンドゲ
ード311へ結合される。Ｄ形フリップフロップ305の出
力端子がナンドゲート312へ結合され、Ｄ形フリップフ
ロップ306のＱ出力端子がナンドゲート312へ結合され
る。ナンドゲート311の出力端子がPHASE2IOフリップフ
ロップ322のセット入力端子と、PHASE3IOフリップフロ
ップ323のセット入力端子へ結合される。ナンドゲート3
12の出力端子がPHASE2CPUフリップフロップ324のセット
入力端子と、PHASE3CPUフリップフロップ325のセット入
力端子へ結合される。５個のＪ−Ｋ形フリップフロップ
のＪ−Ｋ入力端子は接地され、すなわち、論理０へ接続
され、また、これらは５個のＪ−Ｋ形フリップフロップ
のクリヤ入力端子が装置リセット（RESET）へ接続され
る。PHASE1フリップフロップ321のＴ入力端子がタイマT
Rへ接続される。そのタイマはフリップフロップをリセ
ットする。PHASE2IOフリップフロップ322のＴ入力端子
が第２のタイマTSへ接続され、PHASE2CPUフリップフロ
ップ324のＴ入力端子もタイマTSへ接続される。このタ
イマTSはPHASE1フリップフロップ321がリセットされた
時に動作を開始させられ、所定の時間が経過した時に動
作を停止して、第３図に示されているような波形の信号
を発生する。その所定の時間は、希望の機能を実行させ
るために必要な長さの時間を与えるように選択される。
タイマTSが所定時限の経過で動作を停止すると、信号保
持の（Ｂ遅延器309からの遅延出力信号の発生から所定
時間の後に生じる）制御信号としてのリセット信号がフ
リップフロップ324に与えられ、フリップフロップ324は
リセットされる。PHASE3IOフリップフロップ323のＴ入
力端子が信号保持の制御信号として（要求信号RQIOによ
り要請された動作の完了に続いて発生される）サイクル
終了Ａ（CCA）信号をメモリ・バス制御器から受け、ま
た、PHASE3CPUフリップフロップ325のＴ入力端子が信号
保持の制御信号としてサイクル終了Ｂ（CCB）信号をメ
モリ・バス制御器から受けると、フリップフロップ323,
325はリセットされる。
次に、第5A図、第5B図および第5C図を参照して本発明の
仲裁回路の動作を説明する。第5A図には時刻TOにおいて
行われている要求RQIOが示されている。それからまもな
く要求RQCPUが行われる。比較器301の出力（波形Ａ）が
その比較器301の動作により遅延されているのが示され
ている。（この実施例においては、遅延時間は単なる例
示として仲裁回路30の各素子に対してほぼ等しいものと
して表されている。）オアゲート303の出力（波形Ｂ）
が、オアゲート303を通るのに要する伝ば時間を含むた
めに遅延させられているのが示され、Ａ遅延時間308の
出力信号（波形Ｃ）がＡ遅延器308の遅延時間だけ遅延
させられている様子も示されている。（ここで説明して
いる実施例においては、Ｄ形フリップフロップ305,306
の設定に要する時間を超えるように定められている）。
フリップフロップ305のＤ入力は波形Ａが与えられた結
果として高レベルとなるから、クロック入力が高レベル
になると、Ｄ形フリップフロップ305がセットされてそ
れのＱ出力（波形Ｄ）が高レベルになり、出力が（波
形Ｅ）が低レベルになる。ナンドゲート311がＤ形フリ
ップフロップ305の出力信号により部分的に付勢され
る。Ｂ遅延器309（このＢ遅延器の遅延時間は、ここで
説明している実施例においては、Ｄ形フリップフロップ
305,306の準安定時間を超えるように選択される）の出
力は、要求が行われていることを示す遅延出力信号であ
る。Ｂ遅延器309の遅延出力信号（波形Ｇ）が出力され
ると、ナンドゲート311から出力が生じてPHASE2IOフリ
ップフロップ322とPHASE3IOフリップフロップ323をセッ
トすることにより、PHASE2IO信号とPHASE3IO信号を出力
して、IOバスからメモリ・バスへ通信できるようにし
て、RQIO要求信号に対して実効的に確認応答する。ま
た、Ｂ遅延器309の遅延出力信号（波形Ｇ）が出力され
ると、送信ゲート310がPHASE1信号をセットする。Ｄ形
フリップフロップ305の出力がナンドゲート312を閉じ
る（デイスエブルする）ことによりＤ形フリップフロッ
プ306の出力（波形Ｆ）がセットされてもナンドゲート3
12の出力は変わらない。この時にはPHASE3CPU信号とPHA
SE2IO信号がともに低レベルであるから、比較器302の出
力は高レベルとなる（波形Ａ′）。
第5B図は、CPUバスから要求信号RQCPUが与えられた時に
仲裁回路30を通る種々の信号の波形を示す。この場合に
は、その要求後に比較器302の出力が高レベルとなり、
Ａ遅延器308の出力（波形Ｃ）が高レベルになるとＤ形
フリップフロップ306のＱ出力が高レベルとなり（波形
Ｆ）、その高レベルの出力はナンドゲート312に与えら
れる。遅延出力信号（波形Ｇ）がＢ遅延器309から出力
されると、ナンドゲート312が開かれ、そのためにPHASE
2CPUフリップフロップ324とPHASE3CPUフリップフロップ
325がセットされて、PHASE2CPU信号とPHASE3CPU信号を
それぞれ発生し、それによりメモリ・バスがCPUバスを
アクセスすることを許す。遅延出力信号（波形Ｇ）がＢ
遅延器309から発生されると、送信ゲート310がPHASE1信
号をセットする。
第5C図はCPUバス12からの要求信号RQCPUとIOバス11から
の要求信号RQIOとがほぼ同時である場合を示す。時刻TO
においては、RQCPU信号が高レベルとなり、そのために
比較器302の出力（波形Ｂ）が高レベルとなり、オアゲ
ート303の出力（波形Ｂ）が高レベルとなり、Ａ遅延器3
08の出力（波形Ｃ）が高レベルとなる。波形Ｃが高レベ
ルになると、Ｄ形フリップフロップ306のＤ入力端子へ
与えられる入力（波形Ａ′）が高レベルであるからＤ形
フリップフロップ306のＱ出力（波形Ｆ）も高レベルと
なる。Ｂ遅延器309の出力（波形Ｇ）は、Ｂ遅延器309の
遅延時間だけ遅延させられた波形Ｃとほぼ同じである。
IOバスのRQIO信号CPUバスからの要求RQCPUの少し後で発
生される。PHASE3IO信号とPHASE3CPU信号はいずれも高
レベルすなわち論理１でないから、時刻TOの少し後で比
較器301から要求信号RQIO（波形Ａ）が送り出される。
波形Ｃの信号（Ｄ形フリップフロップ305へのクロック
入力）が高レベルになった時にＤ形フリップフロップ30
5のＤ入力が高レベルであるから、Ｄ形フリップフロッ
プ305はセットされてＤ形フリップフロップ305のＱ出力
（波形Ｄ）が高レベルとなり、それとは逆にＤ形フリッ
プフロップ305の出力がリセットされる、すなわち、
低レベルになる（波形Ｅ）。Ｄ形フリップフロップ305
の出力（波形Ｅ）がナンドゲート312を閉じる。Ｄ形
フリップフロップ305のＱ出力（波形Ｄ）がナンドゲー
ト311に与えられているから、波形Ｇ信号が高レベルに
なるとナンドゲート311が開かれて、要求がIOバスに対
して許される。第5C図には、PHASE2IO信号とPHASE3IO信
号が高レベルになっていることが示されている。したが
って、この場合には、CPUバスからの要求信号RQCPUの少
し後で要求信号RQIOが発生されたとしても、IOバスから
の要求RQIOが優先順位の点で最初に許される。同時ない
しほぼ同時に起こる次の要求は、時刻TOからTXまでの間
に生じたものとする。時刻TXまたはその後でRQIO信号が
生じたとすると、波形Ａの信号はＤ形フリップフロップ
305へは与えられず、波形ＣはＤ形フリップフロップ305
の状態を変えさせず、ナンドゲート311が開かれず、ナ
ンドゲート312は閉じられない。
第6A図と第6B図で構成されている図は、３つの要求側CP
Uバス、IOバスおよび第３のバスXBUSを有する本発明の
別の実施例を示す。比較器301,302,304の諸条件には、
第３のバスにメモリをアクセスすることを許すことがで
きる条件を含む。要求の送り出しを阻止することを希望
した時に、付加条件を比較器に加えることができること
が当業者には理解できるであろう。
【図面の簡単な説明】
第１図は本発明の仲裁回路を用いる装置のブロック図、
第２図はメモリ・バスと相互作用しているバス・サイク
ルのタイミング図、第３図は本発明の仲裁回路の好適な
実施例のタイミング図、第４図は本発明の仲裁回路の好
適な実施例の論理回路図、第5A図，第5B図および第5C図
は要求信号の３種類のタイミング条件に対する第４図の
仲裁回路の論理回路図の種々の波形図、第6A図および第
6B図は３つの要求側を有する仲裁回路の論理図である。 30……仲裁回路、301,302,304……比較器、303……オア
ゲート、305,306……Ｄ形フリップフロップ、308,309…
…遅延器、311,312……ナンドゲート、321,322,323,32
4,325……Ｊ−Ｋ形フリップフロップ。
フロントページの続き (72)発明者 バーク・ブライアン・ボーマン アメリカ合衆国85302アリゾナ州・グレン デール・ノース 53アールデイ アヴエニ ユウ・9604 (56)参考文献 特開 昭59−161719（ＪＰ，Ａ) 特開 昭55−66016（ＪＰ，Ａ) 特開 昭58−178454（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】共通バス（35,36,37）へのアクセスの許可
    を要求する要求信号をそれぞれ発生する複数の装置すな
    わち複数の要求者（11,12）に、共通バスへのアクセス
    の許可をすることについて順次の優先順位がつけられて
    おり、複数の要求者（11,12）からの要求信号（RQIO,RQ
    CPU）のうちの何れの１つに対して確認応答し、共通バ
    ス（35,36,37）に対してのアクセスを許すかどうかを決
    定する仲裁回路において： ａ） 複数の論理手段（301,302）を備え、これらの論
    理手段（301,302）は、要求者（11,12）にそれぞれ対応
    させられ、従って要求信号（RQIO,RQCPU）にそれぞれ対
    応しており、 これらの論理手段のそれぞれ（301;302）が、 ｉ） 対応した要求者（11;12）の要求信号（RQIO;RQCP
    U）と、 ii）対応しない要求者（12;11）に関する第１の表示信
    号（PHASE2CPU;PHASE2IO）にして、対応しない要求者
    （12;11）に対して共通バス（35,36,37）へのアクセス
    の許可が与えられていることを表示し、その存在により
    対応した要求者（11;12）の要求信号（RQIO;RQCPU）の
    アクセプトを阻止する、対応しない要求者（12;11）に
    ついての第１の表示信号（PHASE2CPU;PHASE2IO）と、 iii）対応した要求者（11;12）が共通バス（35,36,37）
    へのアクセスの許可を与えられてその共通バスとの交信
    動作の完了へ向けて作動中であることを表示する第２の
    表示信号（PHASE3IO;PHASE3CPU）にして、その存在によ
    り対応した要求者（11;12）の要求信号（RQIO;RQCPU）
    のアクセプトを阻止する第２の表示信号（PHASE3IO;PHA
    SE3CPU）と を受信可能であり、受信可能な第１および第２の表示信
    号の双方がともに存在しないときのみ、対応した要求者
    （11;12）の要求信号（RQIO;RQCPU）をアクセプトして
    出力（A;A′）として送り出すものであり； ｂ） 前記論理手段（301,302）の全てに対してそれら
    から送られてくる要求信号を受けるよう接続され、前記
    要求信号の何れかを受けたときに出力信号（Ｃ）を発生
    する第１のゲート手段（303,308）を備え； ｃ） 前記出力信号（Ｃ）を受けて遅延させた遅延出力
    信号（Ｇ）を与える遅延手段（309）を備え； ｄ） 複数の第１の保持手段（305,306）を備え、これ
    らの第１の保持手段は、論理手段（301,302）にそれぞ
    れ対応させられ、従って要求者（11,12）にそれぞれ対
    応しもって対応した要求者と同じ優先順位を与えられて
    おり、 これらの第１の保持手段のそれぞれ（305;306）が、対
    応した論理手段からその出力（A;A′）として送られて
    くる要求信号（RQIO;RQCPU）を受け且つ前記第１のゲー
    ト手段により発生された出力信号（Ｃ）を受けるよう結
    合され、そして、前記出力信号（Ｃ）が発生されると対
    応した論理手段の前記出力（A;A′）を保持して、保持
    している前記論理手段の前記出力の状態に対応して可能
    化信号または不能化信号を発生するものであり； ｅ） 複数の第２のゲート手段（311,312）を備え、こ
    れらの第２のゲート手段は、前記第１の保持手段（305,
    306）にそれぞれ対応させられ、従って要求者（11,12）
    にそれぞれ対応しもって対応した要求者と同じ優先順位
    を与えられており、 これらの第２のゲート手段（311,312）のうちの１つで
    最高の優先順位のもの（311）は、対応した第１の保持
    手段（305）からの可能化信号（Ｄ）および前記遅延出
    力信号（Ｇ）の双方が存在すると、対応した要求者が共
    通バスへのアクセスを許可されたことを示す第１の選択
    制御信号を発生するものであり、 そして、第２のゲート手段（311,312）のうちの１つで
    最高の優先順位ではないもの（312）は、その優先順位
    と同じ優先順位を有する前記第１の保持手段からの可能
    化信号（Ｆ）および前記第１の保持手段のうちより高い
    優先順位を有するものからの不能化信号（Ｅ）ならびに
    前記遅延出力信号（Ｇ）の全てが存在すると、対応した
    要求者が共通バスへのアクセスを許可されたことを示す
    第２の選択制御信号を発生するものであり； ｆ） 複数の第２の保持手段（322,324）を備え、これ
    らの第２の保持手段は、前記第２のゲート手段（311,31
    2）にそれぞれに対応させられ、従って要求者（11,12）
    にそれぞれ対応しており、 これらの第２の保持手段のそれぞれ（322;324）が、対
    応した選択制御信号を受けるよう対応した第２のゲート
    手段（311;312）に結合され且つ、前記遅延出力信号
    （Ｇ）の発生から所定時間の後に生じる第１の制御信号
    （Ts）を受けるよう結合され、そして、受けた選択制御
    信号を、対応しない論理手段（302;301）に与える前記
    第１の表示信号（PHASE2IO;PHASE2CPU）として、前記第
    １の制御信号（Ts）を受けるまで保持するものであり； ｇ） 複数の第３の保持手段（323,325）を備え、これ
    らの第３の保持手段は、前記第２のゲート手段（311,31
    2）にそれぞれ対応させられ、従って要求者（11,12）に
    それぞれ対応しており、 これらの第３の保持手段のそれぞれ（323;325）が、対
    応した選択制御信号を受けるよう対応した第２のゲート
    手段（311;312）に結合され且つ、対応した要求信号（R
    QIO;RQCPU）により要請された動作の完了に続いて発生
    される、対応した第２の制御信号（CCA;CCB）を受ける
    よう結合され、そして、受けた選択制御信号を、対応し
    た論理手段（301;302）に与える前記第２の表示信号（P
    HASE3IO;PHASE3CPU）として、前記第２の制御信号（CC
    A;CCB）を受けるまで保持するものである ことを特徴とする仲裁回路。
JP60285943A 1984-12-20 1985-12-20 仲裁回路 Expired - Fee Related JPH0690701B2 (ja)

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