JPS6237440Y2 - - Google Patents
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- Publication number
- JPS6237440Y2 JPS6237440Y2 JP1981138102U JP13810281U JPS6237440Y2 JP S6237440 Y2 JPS6237440 Y2 JP S6237440Y2 JP 1981138102 U JP1981138102 U JP 1981138102U JP 13810281 U JP13810281 U JP 13810281U JP S6237440 Y2 JPS6237440 Y2 JP S6237440Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- triax
- phase
- gate
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004804 winding Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 241001377894 Trias Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Control Of Ac Motors In General (AREA)
Description
【考案の詳細な説明】
本考案は電源側にトライアツクを挿入し、その
位相制御を行うことによる三相モータ速度制御回
路に関する。
位相制御を行うことによる三相モータ速度制御回
路に関する。
第１図はそのような制御回路の要部の一例を示
し、三相交流電源のＸ，Ｙ，Ｚ各相は主トライア
ツク１を介してモータのＵ，Ｖ，Ｗ端子にそれぞ
れ接続され、主トライアツク１のゲート回路には
パルストランス２を介して電圧が印加される副ト
ライアツク３が接続されている。副トライアツク
３のゲートはコンデンサ４の充電電圧がある値を
超えると導通するトリガダイオード５に接続され
ている。ブリツジ接続整流素子６からなる三相整
流回路７入力側はコンデンサ４を介して交流電源
Ｘ，Ｙ，Ｚにそれぞれ接続されるので、コンデン
サ４は整流回路７の出力側に接続された抵抗８と
直列となり、コンデンサ４の充電電圧は抵抗８の
大きさによつて制御できる。すなわち抵抗８の大
きさを変えることによつて主トライアツクの位
相、すなわちモータ印加電圧を制御できる。例え
ば抵抗８として外部条件に変化するセンサの抵抗
を利用すれば、環境変化に応じて各種装置を駆動
するモータの速度制御を自動化することができ
る。
し、三相交流電源のＸ，Ｙ，Ｚ各相は主トライア
ツク１を介してモータのＵ，Ｖ，Ｗ端子にそれぞ
れ接続され、主トライアツク１のゲート回路には
パルストランス２を介して電圧が印加される副ト
ライアツク３が接続されている。副トライアツク
３のゲートはコンデンサ４の充電電圧がある値を
超えると導通するトリガダイオード５に接続され
ている。ブリツジ接続整流素子６からなる三相整
流回路７入力側はコンデンサ４を介して交流電源
Ｘ，Ｙ，Ｚにそれぞれ接続されるので、コンデン
サ４は整流回路７の出力側に接続された抵抗８と
直列となり、コンデンサ４の充電電圧は抵抗８の
大きさによつて制御できる。すなわち抵抗８の大
きさを変えることによつて主トライアツクの位
相、すなわちモータ印加電圧を制御できる。例え
ば抵抗８として外部条件に変化するセンサの抵抗
を利用すれば、環境変化に応じて各種装置を駆動
するモータの速度制御を自動化することができ
る。
第２図ａに示す正常な電圧特性においては主ト
ライアツク１に印加される電圧１１と、パルスト
ランス２の電圧１２とは同期し、トリガーダイオ
ード５の導通により点弧される副トライアツク３
の通電電流が斜線で表示した主トライアツク１の
ゲートトリガ幅パルス１３となつて主トライアツ
ク１が点弧され、第３図ａに示すような位相制御
された波形１４によつてモータに電圧が印加され
る。しかしモータ巻線電流のアンバランスにより
トライアツク電圧に第２図ｂに示すようなアンバ
ランス１５が生ずると、ゲートトリガーパルス１
６との食い違いにより主トライアツク１が第３図
ｂに示すように電圧が逆転しても導通をつづけ、
異常動作になる。またパルストランス電圧１２に
ノイズ１７が発生した場合も同様な異常動作にな
る。
ライアツク１に印加される電圧１１と、パルスト
ランス２の電圧１２とは同期し、トリガーダイオ
ード５の導通により点弧される副トライアツク３
の通電電流が斜線で表示した主トライアツク１の
ゲートトリガ幅パルス１３となつて主トライアツ
ク１が点弧され、第３図ａに示すような位相制御
された波形１４によつてモータに電圧が印加され
る。しかしモータ巻線電流のアンバランスにより
トライアツク電圧に第２図ｂに示すようなアンバ
ランス１５が生ずると、ゲートトリガーパルス１
６との食い違いにより主トライアツク１が第３図
ｂに示すように電圧が逆転しても導通をつづけ、
異常動作になる。またパルストランス電圧１２に
ノイズ１７が発生した場合も同様な異常動作にな
る。
本考案はこのような誤点弧、誤動作が生じるこ
とがなく、所期の位相制御が行われる三相モータ
速度制御回路を提供することを目的とする。
とがなく、所期の位相制御が行われる三相モータ
速度制御回路を提供することを目的とする。
この目的は三相モータ巻線電流制御用のトライ
アツクのゲートに接続されるゲート電流制御用の
別のトライアツクに直列にその別のトライアツク
への交流印加電圧を所定の値以下において阻止す
る手段を接続することによつて達成される。その
ような手段は例えばダイオードの逆方向のツエナ
電圧あるいは順電圧が利用される。
アツクのゲートに接続されるゲート電流制御用の
別のトライアツクに直列にその別のトライアツク
への交流印加電圧を所定の値以下において阻止す
る手段を接続することによつて達成される。その
ような手段は例えばダイオードの逆方向のツエナ
電圧あるいは順電圧が利用される。
以下図を引用して本考案の実施例について説明
する。第４図、第５図において第１図〜第３図と
共通の部分には同一の符号が付されている。図よ
り明らかなようにこの回路においては副トランジ
スタ３に直列に逆直列のツエナダイオード２１が
接続されている。このツエナダイオードによりパ
ルストランス２を介して副トライアツク３に印加
される電圧は第５図ａに示すようにツエナ電圧以
下が阻止され立上り部および立下り部がカツトさ
れた波形を示す。従つてこの範囲１８においては
点弧パルスは発生しない。このため第２図ｂにお
けるように主トライアツク両端電圧１１とパルス
トランス電圧１２の位相に多少のずれがあつても
誤点弧は生ぜず、モータ印加電圧は第５図ｂのよ
うな正常動作を保つことができる。第６図は別の
実施例のゲート回路部分を一相分について示した
もので、第４図の逆直列のツエナダイオード２１
に代つて逆並列の通常ダイオード２２が接続され
ている。この場合はダイオードの順電圧以下のパ
ルストランス電圧がカツトされて同様な効果を生
ずる。
する。第４図、第５図において第１図〜第３図と
共通の部分には同一の符号が付されている。図よ
り明らかなようにこの回路においては副トランジ
スタ３に直列に逆直列のツエナダイオード２１が
接続されている。このツエナダイオードによりパ
ルストランス２を介して副トライアツク３に印加
される電圧は第５図ａに示すようにツエナ電圧以
下が阻止され立上り部および立下り部がカツトさ
れた波形を示す。従つてこの範囲１８においては
点弧パルスは発生しない。このため第２図ｂにお
けるように主トライアツク両端電圧１１とパルス
トランス電圧１２の位相に多少のずれがあつても
誤点弧は生ぜず、モータ印加電圧は第５図ｂのよ
うな正常動作を保つことができる。第６図は別の
実施例のゲート回路部分を一相分について示した
もので、第４図の逆直列のツエナダイオード２１
に代つて逆並列の通常ダイオード２２が接続され
ている。この場合はダイオードの順電圧以下のパ
ルストランス電圧がカツトされて同様な効果を生
ずる。
以上述べたように本考案は三相モータ速度制御
用のトライアツクのゲート回路に逆直列のツエナ
ダイオードまたは逆並列の通常ダイオードを挿入
するなどの方法によりトライアツクへ印加される
電圧の零点近傍において点弧パルスが生じないよ
うにし、トライアツクの誤点弧の発生を防ぐもの
であり、これにより簡単な構成で異常動作のない
三相モータ速度制御回路を得ることができる。
用のトライアツクのゲート回路に逆直列のツエナ
ダイオードまたは逆並列の通常ダイオードを挿入
するなどの方法によりトライアツクへ印加される
電圧の零点近傍において点弧パルスが生じないよ
うにし、トライアツクの誤点弧の発生を防ぐもの
であり、これにより簡単な構成で異常動作のない
三相モータ速度制御回路を得ることができる。
第１図は三相モータ速度制御回路の従来例の回
路図、第２図はそのトライアツク電圧とパルスト
ランス電圧の関係を示す波形図で、ａは正常時、
ｂは異常時、第３図ａ，ｂはそれぞれそれに対応
するモータ印加電圧の波形図、第４図は本考案の
一実施例の回路図、第５図ａはその回路における
トライアツク電圧とパルストランス電圧の関係を
示す波形図、第５図ｂはそれに対応するモータ印
加電圧の波形図、第６図は本考案の異なる実施例
の一相分のトライアツクゲート回路の一部を示す
接続図である。 １……主トライアツク、３……副トライアツ
ク、５……トリガダイオード、２１……ツエナダ
イオード、２２……通常ダイオード。
路図、第２図はそのトライアツク電圧とパルスト
ランス電圧の関係を示す波形図で、ａは正常時、
ｂは異常時、第３図ａ，ｂはそれぞれそれに対応
するモータ印加電圧の波形図、第４図は本考案の
一実施例の回路図、第５図ａはその回路における
トライアツク電圧とパルストランス電圧の関係を
示す波形図、第５図ｂはそれに対応するモータ印
加電圧の波形図、第６図は本考案の異なる実施例
の一相分のトライアツクゲート回路の一部を示す
接続図である。 １……主トライアツク、３……副トライアツ
ク、５……トリガダイオード、２１……ツエナダ
イオード、２２……通常ダイオード。
Claims (1)
- 三相モータ巻線電流制御用トライアツクのゲー
トに接続されるゲート電流制御用の別のトライア
ツクに直列に該別のトライアツクへの交流印加電
圧を所定の値以下において阻止する手段が接続さ
れたことを特徴とする三相モータ速度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981138102U JPS5843199U (ja) | 1981-09-17 | 1981-09-17 | 三相モ−タ速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981138102U JPS5843199U (ja) | 1981-09-17 | 1981-09-17 | 三相モ−タ速度制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843199U JPS5843199U (ja) | 1983-03-23 |
| JPS6237440Y2 true JPS6237440Y2 (ja) | 1987-09-24 |
Family
ID=29931338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981138102U Granted JPS5843199U (ja) | 1981-09-17 | 1981-09-17 | 三相モ−タ速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843199U (ja) |
-
1981
- 1981-09-17 JP JP1981138102U patent/JPS5843199U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5843199U (ja) | 1983-03-23 |
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